组合逻辑电路的分析与设计

1、第三章 组合逻辑电路,3.1 概述,3.2 组合逻辑电路的分析和设计,3.3 若干常用的组合逻辑电路,3.4 组合电路中的竞争冒险现象,3-1 概述,电路特点,功能特点,任意时刻的输出信号只与此时刻的输入信号有关，而与信号作用前电路的输出状态无关,不包含有记忆功能的单元电路，也没有反馈电路。,组合逻辑电路的特点,数字电路,组合逻辑电路,时序逻辑电路,3-2 组合逻辑电路的分析和设计,3.2.1 组合逻辑电路的分析,已知组合逻辑电路,写输出逻辑表达式,化简,分析其功能,填真值表,分析其功能,一、分析方法,二、举例,解 ：1 ) 、根据逻辑图写输出逻辑表达式并化简,组合逻辑电路如图，试分析其逻辑功

2、能。,B,A,Y,+,=,=,2）、根据逻辑表达式列真值表,3）、由真值表分析逻辑功能,当AB相同时，输出为0,当AB相异时，输出为1,异或功能。,3.2.2 组合逻辑电路的设计,试设计一个三人多数表决电路， 要求提案通过时输出为1，否则为0。,一、设计方法（用基本门设计电路）,二、 举例,1、列真值表,解：,2、填卡诺图,化简逻辑函数,0,0,0,1,0,1,1,1,1,1,1,0,0,0,0,1,BC,A,Y,用与非门设计逻辑电路,根据功能要求,填卡诺图化简逻辑函数,列真值表,写最简与或式,用多种基本门设计逻辑电路,变为与非与非式,3、 输出函数式,4、用与门、或门设计电路,5、用与非门设

3、计电路,思考： 若只用二输入与非门设计电路，如何画逻辑图？,Y=AB+BC+AC,提示：,的形式画逻辑图。,A,B,C,Y,将函数式化为,3-3 若干常用的组合逻辑电路,3-3-1 编码器,3-3-2 译码器,3-3-3 数据选择器,3-3-4 加法器,3-3-5 数值比较器,3-3-6 常用组合逻辑电路的应用,VCD,3-3-1 编码器,逻辑功能：把输入的每一个高低电平变成对应的二进制代码。,一、普通编码器,特点：任何时刻只允许输入一个编码信号，否则输出将发生混乱。,1、真值表,3、输出函数式,Y1 Y0,1,1,0,0,X,X,X,X,X,X,X,X,X,X,X,X,1,0,1,0,X,X

4、,X,X,X,X,X,X,X,X,X,X,0 1 1 1,1 0 1 1,1 1 0 1,1 1 1 0,1 1,1 0,0 1,0 0,2 、卡诺图,以两位二进制 编码器为例：,5、逻辑符号,由逻辑符号知电路的特点： 0编码有效，输出两位二进制原码。,4 、 逻辑图,2）若电路符号如右,表示电路特点为：,6、说明,0编码有效， 输出两位二进制反码。,二、优先编码器（以2位二进制编码器为例）,特点：允许输入端同时有多个编码信号，但， 电路只对优先权较高的一个进行编码。,2. 输出函数式,1、真值表,0 0 0 0,0 0 0 0,0 0 0 0,1 1,1,X,0 0 0 0,0 0 0 0,

5、1 1 1 1,0 0,1,X,0,X X X,1,0,X X,1,1,0,X,1,1,1,0,0 0,0 1,1 0,1 1,输出反码。,要求：,3 、逻辑符号,4 、功能表,1,X X X X,1,0,0,1 1 1 1,0,1,0,有“0”,反码输出,附加的功能端有：,0 1 1 1 0,1 X X X X 1 1 1 1,0 1 1 1 1 1 1 0 1,0 0 X X X,0 1 0 X X,0 1 1 0 X,0 0 1 0,0 1 1 0,1 0 1 0,1 1 1 0,1 1,1 1,1,1,注 意,1、连线图,（1）片工作时：,（2）片不工作,（1）片输入全1不工作时：,（

6、2）片工作,可编出 111、110、101、100,可编出 011、010、001、000,2、工作原理,此时，,此时，,Z2=1,Z2=0,四、常用集成编码器,1、74LS148,2、74LS147,二十进制优先编码器,0编码有效,输出8421BCD反码,10线4线（实为9线4线）,没有 I0 端:,8线3线优先编码器,0编码有效,输出3位二进制反码,74LS148,74LS147,3-3-2 译码器,逻辑功能：将输入的每个代码分别译成高电平（或低电平）。,一、 二进制译码器,1） 真值表,3） 逻辑图,Y3=A1A0=m3,常用有：二进制译码器 、二 十进制译码器 、 显示译码器,输入,输

7、 出,A1 A0,Y3 Y2 Y1 Y0,1 0,0 0,1 1,0 1,0 0 0 1,0 1 0 0,0 0 1 0,1 0 0 0,1、2位二进制译码器,2） 输出表达式,A1,A0,4）逻辑符号(2线4线译码器),输出0有效的2线4线译码器可用与非门构成，,输出1有效,5）常用集成2线4线译码器,74LS139： 双2线4线译码器,输出0有效,74LS139,输出逻辑表达式,2、三位二进制译码器,三位二进制译码器即3线8线译码器，常用3线8线译码器有74LS138,逻辑符号（输出0有效）：,3、综合,1）同理,四位二进制译码器为4线16线译码器,2）二进制译码器就是n线2n线译码器，

8、即，n变量全部最小项的译码器。,它能将三位二进制数的每个代码分别译成低电平。,74LS138,译码器禁止时，所有输出端都输出无效电平,（高电平）。,4、译码器的功能扩展,1）题意3线8线译码器的真值表,2）连线图之一,输 入,输 出,0 0 0,D2 D1 D0,DO,D1,D2,（1）,（2）,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,二、二十进制译码器,（以8421BCD码的译码器为例）,2、结构：4线10线，没有片选端。,3、常用集成8421BCD码译码器有74LS042，,三、显示译码器,1、七段字符显示器（七段数码管）,由七个发光二极管组成的

9、数码显示器叫做LED数码管，或LED七段显示器，可以显示十进制数。,3）连线图之二,1、功能：能将8421BCD码译成对应的高、低点平。,D2,D1,D0,1,D2 = 0 时，(1)片工作; D2 = 1 时，(2)片工作.,输入端可如图连线：,如果译码器的片选端有多个,（图略）,等效电路：,共阳极，需0驱动,共阴极，需1驱动,2、 BCD码七段显示译码器,为了使七段数码管显示BCD代码所表示的十进制数，必须使用显示译码器，将BCD代码译成数码管所需的驱动信号。,常用可以驱动共阴极LED数码管的显示译码器有74LS248等。,LED数码管外形图,h,a,g,d,b,c,e,f,74LS248

10、,+U,a,b,c,d,e,f,g,a,b,c,d,e,f,g,3-3-3 数据选择器,地址码,二、输出表达式,三、逻辑电路图,D2,0 0,0 1,1 0,1 1,D0,D1,D3,数据选择器的功能是从一组数据中选则某个数据输出,一、真值表,1,Y,&,A1,A0,D3,D2,D1,D0,（以四选一数据选择器为例）,四、逻辑符号（附加控制端）,Y=,D0,D1,D2,+A1A0,D3,八选一数据选择器有三位地址码A2A1A0 可在八位数据D7 D0选择某一位。（图略）,五、 数据选择器功能的扩展,例： 试用一片双四选一数据选择器74LS153 组成一个八选一数据选择器。,解：连接线路如图,A

11、2,Y,常用集成四选一数据选择器有74LS153，内含双四选一电路。,当A2=0时，(1)部分电路工作，,可在D0 D3 种选择某个数据；,（1）,（2）,A1,A0,D7,D6,D5,D4,D3,D2,D1,D0,可在D4 D7中选择某个数据。,当A2=1时，(2)部分电路工作，,3-3-4 加法器,加法器是构成计算机中算术运算电路的基本单元。,一、1位加法器,1、1位半加器,真值表,输出逻辑表达式,逻辑图,CO=AB,0 0,0 1,1 0,1 1,0,0,1,0,1,0,0,1,A B,S,CO,逻辑符号,A,B,S,CO,只能将两个1位二进制数相加，,不能将低位的进位信号纳入计算的加法

12、器称为1位半加器。,输 入,输 出,2、1位全加器,能将低位的进位信号纳入计算的加法器称为全加器,二、多位加法器,两个多位数相加时每一位都可能出现进位信号，因此，必须使用全加器。,1、串行进位加法器,输入,输出,A B CI,CO S,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,1位全加器真值表,1位全加器输出表达式：,逻辑图（略）,逻辑符号：,0,0,1,0,1,0,0,1,1,0,0,1,0,1,1,1,4位串行进位加法器：,1,0,0,1,1,1,0,1,1,1,1,例如做14+7的运算：,2、超前进位加法器,串行进位运算速度慢，用超前

13、进位法可提高运算速度。,不片接时,芯片74LS83的CI 端应接低电平.,=（10101）2 = 16+4+1 =（21）10,常用4位超前进位加法器有74LS83等。,0,1,1,1,0,(1110)2+(0111)2,0,74LS83,3-3-5 数值比较器,一、1位数值比较器,1、真值表,2、输出逻辑表达式,二、多位数值比较器,常用多位数值比较器有74LS85，它能进行两个4位二进制数的比较。,电路结构不同，扩展端的用法就可能不同，使用时应加以注意。,3、逻辑图,不进行片接时，其扩展端应满足：,1,0,0,1,0,0,1,0,0,1,0,0,Y(A=B),A B,0 0,0 1,1 0,

14、1 1,74LS85,A,B,VCD,3-3-6 常用组合逻辑电路的应用,一、译码器的应用,1、用译码器作数据分配器,例如用2线4线译码器作数据分配器：,A1A0端：地址码输入端,1 0,1 1 1 1,1 0 1 1,1 0 1 1,1 1 1 1,0 0,0 1,1 0,1 1,A1 A0,地址码,输出,1,0,1,0,例如：令地址码A1A0=10,功能表,D,2、用译码器产生任意逻辑函数,n线2n线的译码器，可产生不多于n个变量的任意逻辑函数。,1）方法步骤,2）注意,控制端的条件要满足。,函数变量的权位应与所用译码器输入代码的权位相对应；,所用译码器输出1有效时，输出端应附加或门；,把

15、原函数化为最小项之和形式；,根据函数的变量数 n ， 确定用n线2n线译码器；,所用译码器输出0有效时，输出端应附加与非门。,假设用图示输出1有效的 3线8线译码器产生此函数，,则应将Z式变为如下形式：,如果用输出0有效的3线8线译码器74LS138产生此函数，,解：,Z,A,B,C,1,译码器输出端附加或门即可。,则应将Z式变为如下形式：,译码器输出端附加与非门即可。,=m0+m6+m7,Y0+Y6+Y7,Z=m0+m6+m7,Z=m0+m6+m7,Z,A,B,C,1,例2： 用一片74LS138实现 1位全加器的逻辑功能,连接线路如图。,例3： 用1片74LS139实现 1位全加器的逻辑功

16、能。,先将双2线4线连接成3线8线 译码器，再产生题示逻辑功能。,已知1位全加器的逻辑表达式为,1,A,B,CI,S,CO,A,B,CI,S,CO,二、数据选择器的应用,具有n位地址码的数据选择器，可以产生不多于n+1个变量的任意逻辑函数。,解：四选一数据选择器的输出表达式为：,将 Z 式写成与 Y 式完全对应的形式：,对照 Z 式与 Y 式知，只要令：,Z =,根据替代关系连接线路,0,C,+ AB,1,A,B,C,1,Z,A1=A，,A0=B，,D1=0，,D2=C，,D3=1,数据选择器的输出函数就是 Z 式所表示的逻辑函数,三、加法器的应用,加法器常用来进行代码转换,用一片74LS83

17、把 8421BCD码转换成余3码。,解：余3码 = 8421BCD + 0011,余 3 码,8421BCD码,用一片74LS83,附加必要的门电路 将8421BCD码转换成2421BCD 码。,所以：如图连接即可。,0 0 1 1 修正值,例1：,例2：,2、修正电路的设计,1、真值表（设计一览表）,74LS83的输入,74LS83的输出,8421BCD,A3A2A1A0,修正值,B3B2B1B0,2421BCD,S3 S2 S1 S0,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0

18、1,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,1 0 1 1,1 1 0 0,1 1 0 1,1 1 1 0,1 1 1 1,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 1 1 0,0 1 1 0,0 1 1 0,0 1 1 0,0 1 1 0,观察修正值可知：,B3=0；,B0=0；,m5+m6+m7+m8+m9,约束项：m10+m11+m12+m13+m14 +m15 =0,解：,3、修正电路输出逻辑表达式,已知:,B2=B1=m5+m6+m7+m8+m9,m10+m11+m12+m13+m14 +m15 =0,8421BCD码,修正值,2421BCD码,B2=B1=,A3,+ A2A0,+ A2A1,连接线路,3-4 组合逻辑电路的竞争冒险现象,3-4-1 竞争冒险现象及其成因,前面分析组合逻辑电路的功能时，都假定输入信号处于稳定状态（静态）；若输入信号处于跳变状态（动态），且门电路的传输延迟时间 tpd 不能忽略时，组合逻辑电路就有可能产生竞争冒险现象。,结果，在t1t2 时间内，电路输出端产生了Y=1的尖峰脉冲，,tpd,t1 t2 t3 t4,A,Y,例,设,静态时，,动态，且 tpd 0 时, Y=？,tpd,A,tpd,竞争：门电路两个输入信号同时向相反的逻辑电平跳变的现象。,尖峰脉