8.13多进制数字频率调制(MFSK)系统.ppt

1、8.13多进制数字频率调制(MFSK)系统,多进制数字频率调制(MFSK),多进制数字频率调制也称多元调频或多频制。 M频制有M个不同的载波频率与M种数字信息对应，即用多个频率不同的正弦波分别代表不同的数字信号，在某一码元时间内只发送其中一个频率。,(多频制系统(MFSK)原理框图),图中串并变换电路和逻辑电路将输入的二进制码转换成M进制的码，将输入的二进制码每k位分为一组，然后由逻辑电路转换成具有多种状态的多进制码。 控制相应的M种不同频率振荡器后面所接的门电路，当某组二进制码来到时，逻辑电路的输出一方面打开相应的门电路，使该门电路对应的载波发送出去，同时关闭其它门电路，不让其它载波发送出去

2、。 每一组二元制码（log2M位）对应一个门打开，因此信道上只有 M种频率中的一种被送出。,因此，当一组组二进制码输入时，加法器的输出便是一个MFSK波形。接收部分由多个中心频率为f1、f2、.fM的带通滤波器、包络检波器及一个抽样判决器、逻辑电路、并串变换电路组成。 当某一载频来到时，只有相应频率的带通滤波器能收到信号，其它带通滤波器输出都是噪声。 抽样判决器的任务就是在某一时刻比较所有包络检波器的输出电压，判断哪一路的输出最大，以达到判决频率的目的。 将最大者输出，就得到一个多进制码元，经逻辑电路转变成k位二进制并行码，再经并/串变换电路转换成串行二进制码，从而完成解调任务。,MFSK信号

3、除了上述解调方法之外，还可采用分路滤波相干解调方式。 此时，只需将上张图中的包络检波器用乘法器和低通滤波器代替即可。 但各路乘法器需分别送入不同频率的相干本地载波。 MFSK系统提高了信息速率，误码率与二进制相比却增加不多，但占据较宽的频带，因而频带利用率低，多用于调制速率不高的传输系统中。,这种方式产生的MFSK信号的相位是不连续的，可看作是M个振幅相同、载波不同、时间上互不相容的二进制ASK信号的叠加。 因此其带宽 其中fH为最高载频；fL为最低载频；fS为码元速率。,MFSK调制电路VHDL程序及仿真,MFSK调制方框图,注：电路符号图中没有包含模拟电路部分，输出信号为数字信号。 基带信

4、号x通过串/并转换得到2位的并行信号。 四选一开关根据2位并行信号选择相应的载波输出。,MFSK调制电路符号,MFSK调制VHDL程序及仿真,-文件名：MFSK -功能：基于VHDL硬件描述语言，完成对基带信号的MFSK调制 -说明：这里MFSK的M为4 -最后修改日期：2004.2.13 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity MFSK is port(clk :in std_logic; -系统时钟 sta

5、rt :in std_logic; -开始调制信号 x :in std_logic; -基带信号 y :out std_logic); -调制信号 end MFSK; architecture behav of MFSK is,signal q :integer range 0 to 15; -计数器 signal f :std_logic_vector(3 downto 0); -分频器 signal xx:std_logic_vector(1 downto 0); -寄存输入信号x的2位寄存器 signal yy:std_logic_vector(1 downto 0); -寄存xx信号的

6、寄存器 begin process(clk)-此进程对clk进行分频，得到4种载波信号f3、f2、 f1和f0 begin if clkevent and clk=1 then if start=0 then f=0000; elsif f=1111 then f=0000; else f=f+1; end if; end if; end process;,process(clk) -对输入的基带信号x进行串/并转换，得到2位并行信号的yy begin if clkevent and clk=1 then if start=0 then q=0; elsif q=0 then q=1;xx(1

7、)=x;yy=xx; elsif q=8 then q=9;xx(0)=x; else q=q+1; end if; end if; end process;,process(clk,yy) -此进程完成对输入基带信号x的MFSK调制 begin if clkevent and clk=1 then if start=0 then y=0; - if语句完成2位并行码到4种载波的选通 elsif yy=00 then y=not f(3); elsif yy=01 then y=not f(2); elsif yy=10 then y=not f(1); else y=not f(0); end if; end if; end process; end behav;,MFSK调制VHDL程序仿真图及注释,（MFSK调制VHDL程序仿真全图）,注：中间信号yy与输