数字电子钟的设计.ppt

1、数字电子钟的设计要求,1.设计一个输出电压为5V的直流稳压电源.(略) 2.用555定时器设计一个秒钟脉冲发生器.(略) 3.用同步十进制集成计数器74160设计一个秒钟计数器,即六十进制计数器. 4.用同步十进制集成计数器74160设计一个24/12小时计数器,通过转换开关可实现二十四与十二进制计数值的转换.(主要分析) 5.数字电子钟还具有小时校时和分钟校时的功能.,数字电子钟结构框图,数字电子钟电路是一个典型的数字电路系统,其由直流稳压电源,秒脉冲发 生器,时分秒计数器以及校时和显示电路组成.,24/12进制递增计数器的设计,24/12进制递增计数器是由两片74160组成的,它能够实现十

2、二进制和二十四进制的同步递增，功能真值表如图.,1.RD是异步清零端,当RD=0时,不管其他输入端的状态如何(包括时钟信号CP ），计数器输出被直接置零 2.LD是预置数端，在RD =1的条件下，当LD=0 且有时钟脉冲CP的上升沿作用时， A、B、C、D输入端的数据将分别被QA QD所接收 3.在RD= LD =1的条件下，当使能端ET*EP=0，不管有无 CP脉冲作用，计数器将保持原有状态不变 4.当RD=LD=EP=ET=1 时，74160处于计数状态,74160的功能分析,1. RD是异步清零端,当RD=0时,不管其他输入端的状态如何(包括时钟信号CP ），计数器输出被直接置零 2.

3、LD是预置数端，在RD =1的条件下，当LD=0 且有时钟脉冲CP的上升沿作用时， A、B、C、D输入端的数据将分别被QA QD所接收 3. 在RD= LD =1的条件下，当使能端ET*EP=0，不管有无 CP脉冲作用，计数器将保持原有状态不变 4. 当RD=LD=EP=ET=1 时，74160处于计数状态,24/12进制计时电路,个位与十位计数器均接成十进制计数形式，采用同步级联复位方式。选择十进制的输出端和个位计数器的输出端通过与非门控制两片计数器的清零端，当计数器的输出端状态为00100100，立即译码反馈清零，实现二十四进制递增计数；若选择十位计数器的输出端与个位计数器的输出端经与非门

4、控制两片计数器的清零端，当计数器的状态为00010010时，立即反馈清零，实现十二进制递增计数。敲击Q键可实现十二进制与二十四进制递增计数器的转换。,24/12进制递增计数器的实现,个位与十位计数器均接成十进制计数形式，采用同步级联复位方式。选择十进制的输出端和个位计数器的输出端通过与非门控制两片计数器的清零端，当计数器的输出端状态为00100100，立即译码反馈清零，实现二十四进制递增计数；若选择十位计数器的输出端与个位计数器的输出端经与非门控制两片计数器的清零端，当计数器的状态为00010010时，立即反馈清零，实现十二进制递增计数。敲击Q键可实现十二进制与二十四进制递增计数器的转换。,秒

5、/分钟计时电路,同样由两片74160组成,原理基本相同,不同的是十位计数器（C2）选择Qc与QB做反馈端，经与非门（NEND）输出控制清零端（CLR），接成六进制计数形式。将个位计数器的RCO端和十位计数器的QC、QA端经过与门AND1和AND2由CO端输出，作为六十进制的进位输出脉冲信号。当计数器计数状态为59时，CO端输出高电平，在同步级连方式下，容许高电位计数器计数,秒钟/分钟计时器的设计,同样由两片74160组成,原理基本相同,不同的是十位计数器（C2）选择Qc与QB做反馈端，经与非门（NEND）输出控制清零端（CLR），接成六进制计数形式。将个位计数器的RCO端和十位计数器的QC、Q

6、A端经过与门AND1和AND2由CO端输出，作为六十进制的进位输出脉冲信号。当计数器计数状态为59时，CO端输出高电平，在同步级连方式下，容许高电位计数器计数。,数字电子钟系统的组成,前面介绍了 24/12进制递增计数器和秒钟/分钟计时器,它们是怎样联系起来共同实现数字电子钟的功能呢? 如图为数字电子钟系统的组成,先由两个六十进制同步递增计数器分别构成秒钟和分计时器，级连后完成秒、分计时，再由24/12进制同步递增计数器实现小时计数。开关Q可实现十二进制与二十四进制递增计数器的转换。秒、分、时计数器 之间都采用同步级连方式。敲击S和F键，可控制开关S和F将秒脉冲直接引入时分计数器，实现时分计数器的校时。图为正点2分34秒.,数字电子钟的实现,数字电子钟的设计结论,1. 数字电子钟的主要组成部分是要实现时钟的时分秒计数和正确的进位级联关系和清零的功能,再把他显示出来,同时具有校时的功能. 2. 这些功能的实现都依赖于对同步十进制集成