时序逻辑电路的设计方法.ppt

1、2020年7月31日星期五,1,6-4 时序逻辑电路的设计方法,时序逻辑电路设计的任务是得出实现给定逻辑功能的时序电路。 是电路分析的逆过程，通常设计较分析复杂一些，而时序电路的设计比组合电路的设计更复杂。 本课程仅以同步时序电路为例介绍它们的设计过程。,2020年7月31日星期五,2,6-4-1 同步时序逻辑电路的设计方法,用SSI来设计同步时序电路的步骤,2020年7月31日星期五,3,设计步骤的解说（1）,2020年7月31日星期五,4,建立原始状态图及表的例题,例一：建立模六加一计数器的原始状态图及表,解：模六加一计数器即有六个状态，这里不需要输入变量，可以直接在时钟脉冲下工作。每六个

2、时钟脉冲，输出产生一个进位信号。,2020年7月31日星期五,5,例二：设计一个比较器，用于比较两个串行二进制数A、B的大小。二进制数由低位向高位按时钟节拍逐位输入，即来一个时钟，A、B各进入一位Ai、和Bi。试建立其原始状态图及表。,解：两数比较有三种情况 A=B 设为状态1；输出Z=00 AB 设为状态2；输出Z=10 AB 设为状态3；输出Z=01 输入有四种情况即AiBi分别为00、01、10、11。,2020年7月31日星期五,6,电路处在状态1， 若AiBi=00或11，则电路仍处在状态1；若AiBi=10，电路应进入状态2；若AiBi=01，电路应进入状态3。 电路处在状态2，若

3、AiBi=00或11，则电路返回状态1；若 AiBi=10，则电路仍处在状态2；若AiBi=01，电路应进入状态3。 电路处在状态3，若AiBi=00或11，则电路返回状态1；若 AiBi=10，则电路应进入状态2；若AiBi=01，电路仍处在状态3。,比较输入四种数据的情况,2020年7月31日星期五,7,建立原始状态图,2020年7月31日星期五,8,建立原始状态表,2020年7月31日星期五,9,在建立原始状态图也就是在分析问题的过程中，可能引入多余的状态。而状态数的增多，就使电路中存储元件和门电路的数量增多。因此，总希望在完成预期逻辑功能的条件下，尽可能使多余的状态从状态图及表中去掉，

4、使设计出的电路简单、经济、亦更可靠。这一过程称为状态化简。 化简后的状态表称为最小化状态表。,设计步骤的解说（2）,2020年7月31日星期五,10,在讨论完全给定同步时序电路的化简方法之前，先介绍几个在化简中用到的概念。,完全给定同步时序电路是指状态表中的所有次态和输出都是确定的。 1、几个概念 a、等价状态：若两个状态SA、SB，对任意的输入序列都有相同的输出序列，则称状态SA、SB是“等价”的，记作（SA，SB）。,状态化简（1）,2020年7月31日星期五,11,c、最大等价类：等价状态的集合。 如上述SA，SB， SC，是三个都相互等价的状态，若再无其它状态与此三个状态等价，则此三个

5、状态的集合（ SA，SB， SC）就是一个最大等价类。 每一个最大等价类，都可以合并为一个状态。,状态化简（2）,2020年7月31日星期五,12,2、等价状态的判断 一位信息判断准则 若输入为一个变量，所有的一位信息是0，1。 若输入为两个变量，所有的一位信息是00，01，10，11。 若输入为三个变量，所有的一位信息是000，001，010，011，100，101，110，111。,状态化简（3）,2020年7月31日星期五,13,a、当状态SA和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态也相同，则SA和SB等价。,状态A与状态B等价,状态化简（4）,2020年7月3

6、1日星期五,14,b、当状态SA和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态交错，或次态就是现态，则SA和SB等价。,状态A与状态B等价,状态C与状态D等价,状态化简（5）,2020年7月31日星期五,15,c、当状态SA和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态循环，则SA和SB等价。,状态A和C等价要看状态B和D是否等价而B和D等价又要看A和C是否等价，则为次态循环，故有（A，C）（B，D）分别等价。,状态化简（6）,2020年7月31日星期五,16,3、化简方法 a、观察法,对于上例将（A，C）代以A，（B，D）代以B，而E本身就是最大等价类

7、保留不变，则可将上述的五个状态化简为三个状态的状态表,状态化简（7）,2020年7月31日星期五,17,b、隐含表化简法 隐含表的构成 五变量隐含表如右 原则 缺头少尾,状态化简（8）,2020年7月31日星期五,18,隐含表化简方法 顺序比较 将各状态两两用前面的两个条件进行比较，若等价则用“”标出，否则用“”标出。对输出相同，次态不相同，又不交错的，将次态填入隐含表相应的方格内。 追寻比较 将上述不定的情况，进行循环比较。,状态化简（9）,2020年7月31日星期五,19,状态化简（10）,2020年7月31日星期五,20,状态化简（11）,2020年7月31日星期五,21,a、当状态SA

8、和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态也相同，则SA和SB等价。 b、当状态SA和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态交错，或次态就是现态，则SA和SB等价。 c、当状态SA和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态循环，则SA和SB等价。,状态化简（小结）,2020年7月31日星期五,22,就是给简化了的状态分配一个二进制代码，以便于用记忆电路来表示时序电路的内部状态。 若最简状态表中的状态数为n，为了表示n种状态数，必须取r位二进制数并满足：,设计步骤的解说（3）,2020年7月31日星期五,23,在2r个二进

9、制数码中，取n组数码来表示n种不同的状态，可能出现的分配方案：,可见r越大A亦越大，如何从A种方案中选取一个所需要的方案呢？由于方案 不同形成的逻辑电路也不同。最佳方案的选取原则：,状态分配（1）,2020年7月31日星期五,24,状态分配的原则 1、两个以上状态具有相同的次态时，这些现态分配以相邻的二进制代码。 2、同一状态有两个以上次态时，这些次态分配以相邻的二进制代码。 3、输出相同的状态，分配以相邻的二进制代码。,注意 原则保证：不一定是最好，但决不是最差。,状态分配（2）,2020年7月31日星期五,25,采用不同的触发器作为存储单元，其电路结构的简繁程度不同。选取的方法有多种，这里

10、根据当前使用较频繁D触发器和JK触发器为例来介绍如何确定它们的激励函数。,设计步骤的解说（4）,2020年7月31日星期五,26,设计步骤的解说（5）,2020年7月31日星期五,27,6-4-2 同步时序逻辑电路设计举例,按照上述的七个步骤进行完整的电路设计,2020年7月31日星期五,28,解： 1、逻辑要求 电路应有一个输入X和一个输出Z，当X输入的串行随机信号中出现“110”序列时，输出Z=1，否则Z=0。例如： 输入的串行信号序列： 101100111010 输出的串行信号序列： 000010000100,例题：设计一个“110”序列检测器电路,2020年7月31日星期五,29,2、

11、建立原始状态图及表,原始状态图,原始状态表,A/0,B/0,A/0,C/0,D/1,C/0,A/0,B/0,2020年7月31日星期五,30,最小化状态表,3、状态化简,2020年7月31日星期五,31,4、状态分配,这里的状态数是3，显然用2位二进制码即可。按次态相同或输出相同分配以相邻的原则分配为：S0=00，S1=01，S2=11，而10为无关项,状态转换表,2020年7月31日星期五,32,最简状态图,2020年7月31日星期五,33,5、选择触发器,这里先选JK触发器 JK触发器的次态方程：,进而可确定触发器的激励（驱动）方程和电路的输出方程的真值表。,2020年7月31日星期五,3

12、4,Q2 Q1 X Q2n+1 Q1n+1 J2 K2 J1 K1 Z 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 0 0 0 1 0 0 1 1 1 1 1 0 0 1 0 0 1 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 0 0,激励表,2020年7月31日星期五,35,由上述真值表可得触发器的激励（驱动）方程和电路的输出方程的最小项表达式：,激励方程,2020年7月31日星期五,36,用卡诺图化简法，可将上述最小项表达式改变为如下形式：,激励方程的化简,2020年7月31日星期五,37,6、冗余状态检查,“10”是无关项，当输入X=0

13、时，,当输入X=1时，,2020年7月31日星期五,38,包含无关项的状态图,电路可以自行启动,2020年7月31日星期五,39,7、画出电路图,2020年7月31日星期五,40,5、选择触发器,这里若选D触发器 D触发器的次态方程：,进而可确定触发器的激励（驱动）方程和电路的输出方程的真值表。,2020年7月31日星期五,41,Q2 Q1 X Q2n+1 Q1n+1 D2 D1 Z 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 0 1 0 0 1 0 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0,激励（驱动）真值表,2020年7月31日星期五,42,由上述真值表可得触发器的激励（驱动）方程和电路的输出方程的最小项表达式