FPGA在数字信号处理系统方面的应用.ppt

1、将FPGA应用于数字信号处理系统，1，任务介绍2，任务总体设计思想3，任务各模块的实现，任务介绍，本任务旨在通过使用FPGA实现FFT算法，设计FFT算法中的蝴蝶处理设备，以及通过高效乘法器算法设计实现蝴蝶处理设备的旋转系数乘法器。主题的实施方案使用基本的2 FFT算法和单元结构的设计思路，以VHDL语言完成系统设计说明，中间数据缓存单元使用双通信端口RAM减少访问RAM的时钟消耗。在名为Quartus的软件环境中编译、综合和下载，以提供模拟测试结果。理论和数字信号处理分析论证了牙齿方案的有效性，证明了利用FPGA实现高速网络的可行性。总体设计理念、FFT处理器实现块图表：专题总体设计理念、F

2、FT的硬件实现：对于随时间提取的FFT，基本蝴蝶运算如下：其中A，B是输入的多重资料，C，D是运算结果，蝴蝶系数。表明，基本-2 FFT蝴蝶处理器实现需要多个加法器、多个减法和旋转系数乘法器。主题的总体设计思路，蝴蝶计算单元的实现框：其中蝴蝶计算单元使用Cyclone系列设备进行模拟。其中操作数a、b、c和d存储在RAM中，旋转系数存储在ROM中。每个模块的实现，1，旋转系数乘法器的实现旋转系数的复数乘法通常通过4次实数乘法和6次实数加法减法实现，但通过简化运算，可以通过3次实数乘法和3次实数加法减法实现复数乘法器。高效率多重乘法器的具体算法：因为多重旋转系数乘R jI=(X jY)(C jS

3、)可以预先计算C和S并存储在一个表中。因此，您可以存储三个茄子元素：C、C S、C-S和任务每个模块的实现。使用三个牙齿茄子字典计算因子，可以先计算E=X-Y和Z=C*E=C*(X-Y)，然后使用R。这种算法使用了三次乘法、一次加法、二次减法，其代价是又使用了一个表。利用上述高效复数乘法器原理，可以设计旋转系数复数乘法器。每个模块的实现对应的硬件输入输出框如下图所示。其中，旋转因子乘数是由3个lpm_mult组件实例和3个lpm_add_sub模块实现的。主题的每个模块的实现，如果有8位二进制输入数据，则系数为8位，加号，乘以8位，从而量化为旋转系数。输入值为50 45j，理论上计算的结果为(

4、50 45j)*=(50 45j)(121 j39)256=(4295j 7395)256=16 j28高效乘法器算法计算乘法器，因此输入值为50 45j，旋转系数的，挑战每个模块的实现，其中clk是时钟信号，x_in和y_in分别是输入数据的实际和虚拟部分。在此输入50 45j，因此输入激励因素为x_in=50，C_in、cas_in、css_in是计算的系数C、C S和C-S。其中，C=121、C S=160、C-S=82是模拟输出，与前面理论上计算的输出完全一致，证明了基于高效乘法器设计的旋转系数多乘法器的正确性。每个模块的实施方式，2，蝴蝶计算单元的实施方式对应于上述设计的旋转系数乘数

5、和Quartus II的lpm_add_sub模块设计实施的硬件实施方式的输入输出方框图。，每个模块的实现，现在输入分别计算为A=20 30j，B=50 45j。旋转系数C jS=256*=121 j39中蝴蝶操作的理论计算：A b=(20 30j)(50 45j)(12l J39)256=(20 30j)(4295 7395j)()Bre_in和Bim_in是输入B=50 45j的实际和虚拟分支。也就是说，输入激励Bre_in=50，BIM _ in=45C_in、cas_in、css_in计算为C、C S、C-S。其中C=121、C S=160、c-s=82在Quartus II中，模拟输出分别为Dre_out=36、Dim_out=58、Ere_out=4和Eim_out=2。这与之前理论计算的结果完全一致，表明了基于VHDL语言设计的蝴蝶处理单元的正确性。专题每个模块的实现，3，数据存储单元RAM，挑战每个模块的实现，