主板时钟Clock解读.ppt

1、主板上的时钟分配、时钟电路和基本时间关系,目录,1、 时钟的重要性 2、主板上的基本时钟和时钟分配 3、晶振(石英晶体)和晶振电路 4、锁相环（PLL）变频电路框图 附：与主时钟芯片有关的问题 5、接口的时间关系 5.1 接口的类型：开关方式的定义 5.2 基本同步时钟接口 5.3 源同步 5.4 差分时钟,1、 时钟的重要性 程序执行的节拍控制和系统的工作速度由时钟决定 硬件设计的基础 寄存器级传送和有限状态机（内部时序控制电路）都离不开时钟 芯片间接口数据的发送与接受要以时钟为参考 系统的稳定性与时钟有密切关系,选择控制,输入,输出,例：,寄存器级传送：两组寄存器间通过组合电路（由基本的与

2、/或/非门组成的无反馈电路）或直接相连。当来时钟上升边时，源寄存器接受新的输入，而原来的内容经过选择控制所选的操作（变换），将结果送入目标寄存器（与源寄存器接受新的输入同时）。,2、主板上的基本时钟和时钟分配,主时钟 芯片,CPU,GMCH,DIMM CLK Buf.,AGP,DIMM,南桥,PCI总线 槽/芯片,LPC SI/O,24.576MHz,实时时钟 32.768 KHz,CODEC,BITCLK_CODEC 12.288MHz (AC97),Platform LAN connect,25.000 MHz,14.318 MHz,66/100/133 MHz,66MHz,USB 48M

3、Hz,ISA槽,100/133MHz,33MHz,24/48 MHz,14.318MHz,SYSCLK 8.33MHz,LAN CLK 2.5 /25MHz for 10/100BASE-T,主时钟芯片 - 主时钟芯片用14.31818MHz晶振 产生基本参考时钟14.318MHz（周 期69.84ns）。14.318MHz的参考 时钟输出送ISA槽做OSC信号和南 桥内定时电路(8253)的时钟。早期 ISA总线时钟为14.318M的三分频 4.33MHz。现在ISA的SYSCLK由 南桥或PCI ISA转换芯片产生， PCI总线时钟的四分频（8.33M)。 决大多数ISA卡用OSC或内部时

4、钟； 只少数卡用SYSCLK。 SYSCLK频率可能影响普通键盘。 OSC可能影响ISA卡。 - 在主时钟芯片内用锁相环（PLL） 变频电路产生主板的系统总线时钟 66/100/133MHz和SI/O及USB电路 所用的24/48MHz时钟 - 产生系统总线时钟 的信号源时钟 经过分频电路产生33MHz的PCI总 线时钟和66MHz的AGP时钟,2、主板上的基本时钟和时钟分配(续),CPU时钟 - CPU接受主板系统总线时钟,通过PLL变频电路根据倍频比产生CPU内部的时钟。对P4还产 生CPU外部总线数据传输的时钟。 DIMM时钟缓冲 - 为避免DIMM时钟线与系统时钟线的关连，减小DIMM

5、时钟线长度， DIMM时钟有专门的缓冲 电路，它可与北桥或主时钟芯片集成，也可单独。但北桥内要有PLL电路，调整缓冲电路的 输入时钟，保证DIMM时钟与北桥输出到DIMM信号的同步，及DIMM读出数据与北桥接收时 钟的同步。 实时时钟 - 南桥接32768晶振产生实时时钟。这信号经215分频周期为1.00秒，再有秒、分、时、日、月 和年计数器和寄存器，组成实时时钟控制。在休眠时主时钟芯片不加 - 在休眠时主时钟芯片不加电,仅实时时钟电路有电。因此实时时钟输出作电源管理的时钟，用 作唤醒的控制。 AC97时钟 - CODEC芯片接24. 576MHz晶振产生AC97的位时钟12.288MHz；再

6、经256分频，产生同步时 钟（频率48.0KHz) LAN时钟 - PHY芯片接25.000MHz晶振产生5MHz/50MHz的LAN时钟分别用于10Mb/100Mb (10BASE-T/100BASE-T)(对Intel 82562芯片） 晶振用于产生准确的振荡频率；计数器用于整数分频；PLL变频电路用于倍频（提高 频率）或非整数变频,3、晶振(石英晶体)和晶振电路,Quartz,压力,压力,Quartz,加压力产生电压,+,-,加电压引起收缩,晶振 RLC 等效电路,R为谐振频率下内部振动损耗的等效电阻；C1和L为晶体谐振等效串 联谐振的电容和电感；C2为两电极间的充电电容（包括引线和外壳

7、）。 两个谐振频率：串联谐振频率f s和并联谐振频率f p f s= (LC1)-1/2 /2 ； f a or f p= LC1C2/(C1+C2)-1/2 /2 晶振工作频带宽（f s- f p ）。 实际的C2还应包括与引线外壳电容并联的晶振电路的负载电容CL。由于CL影响 f p ，规定的晶振精度在规定的CL值下测试。 关键参数：频率、负载电容、精度、起动功率,电极,晶体,压电效应,3、晶振(石英晶体)和晶振电路（续）,-晶振电路振荡频率的精度：除与晶振有关 外，还与负载电容CL及晶振走线有关 CL= （CL1 x CL2）/（CL1+CL2）+CS CL1、CL2为外接电容；CS为电

8、路的杂散电容 ，包括反相器的输入/输出电容。 为保证精度，所购晶振允许的CL要和外接 的CL1、CL2匹配（并考虑反相器 的输入/输出电容的影响）。 QDI主板所用晶振的精度： 14.31818M、24.576M和25.000MHz晶振精度 为+/-30ppm；32768Hz晶振精度为+/-20ppm。 对实时时钟意味着一天快慢1.73秒。但由于 CL1和CL2容限的影响，实际精度要高于此值。 LAN时钟的精度要求不大于50ppm。,- 晶振电路起振：开电时的起振是晶振电路必需注意的问题。反相电路输入（X1）和输出（X2） 间的高值电阻及接地电容CL1、CL2均有助于电路的起振。对Intel

9、的ICH芯片实时时钟的晶 振电路，为了增加电池寿命，减少了内部反相放大电路的功耗电流（约2A，但驱动能量小）， 因而难以起振。外部增加自偏压电路。对电阻电容偏压电路，电池功耗电流小，但偏压不稳定， 有可能停振。特别是在高温高湿的环境，更易于停振。对电阻分压的偏压电路，偏压稳定，不 易停振。但电池功耗电流大。 - PCB布线的注意点：为减少地线噪音的影响，CL1和CL2先相连，再单点接地。接X1和X2的线 要仅可能短和远离数字信号线，并适当加宽，减少串扰和分布电感的影 响。时钟芯片的电源要专门电感、电容滤波。滤波电容要靠近芯片，与 芯片的连接，要避免用过孔。,X1,X2,4、锁相环（PLL）变频

10、电路框图,参考时钟输入I经N分频输出FR （ FR = FREF / N）；压控振荡器输出FVCO 经M分频输出FFB （ FFB = FVCO / M）； FVCO经L分频为变频输出FOUT。 相位频率检测电路（PFD）比较R与V的相位，根据相位差控制电荷泵。向电容充放电， 改变电容上的电压。 电压控制振荡电路（VCO）根据电容上的电压调整VCO的振荡频率FVCO 。迫使FFB 的 频率与相位与FR相同 （ FR= FFB ）。即 FVCO = FREF * （ M/N ）； 变频输出 FOUT = FREF * （ M/NL ） VCO的电源和地上的干扰会影响每次振荡的周期，即产生振荡频率

11、的抖动（Jitter）。 因此PLL电路的地和电源要特殊处理。电源用电阻/电感和电容滤波。 若VCO的输入电压以VCO电源为参考，则VCO输入处的电容可不接地， 接VCO的电源。,FR,参考时钟输入 FREF,变频输出 FVCO,FFB,分频比L,变频输出FOUT,4、锁相环（PLL）变频电路框图（续）例：Hub Link 的时钟,FFB = 66.5MHz FVCO = 1066MHz FDIV1 = 533 MHz FOUT = 266 MHz,DIV A = 2 DIV B = 2 DIV C = 4,66 MHz,Div C,FVCO,FDIV1,FOUT,FFB,Div A,Div

12、B,(VCO振荡频率范围） = 1.0-1.5 GHz),实际输出FDIV2,附： 与主时钟芯片有关的问题,变频 - 主时钟芯片的输出信号频率可由两种方式更改： 通过跳线 - 在加电时芯片检测跳线状态，在加电复位期间得到稳定的频率输出。 通过软件（BIOS）经由系统管理总线（SMB）更改芯片内部控制寄存器值 接到新寄存器值后， 变频电路需一段时间（ms级）才能稳定，而AGP和PCI时钟CPU总线主时钟锁相由主时钟分频产生， 可能更改分频比（选不同分频比的电路）。这样AGP和PCI时钟输出可能出现毛刺或窄脉冲。因 而变频过程中主时钟的不稳定或AGP/PCI时钟的毛刺均易使系统死机。为系统稳定,避

13、免死机 增加软件控制复位信号，变频时最好在这复位期间内。（至少暂停系统运行） 软件变频,选择避免AGP和PCI的分频有变化 EMI 减少电磁辐射主时钟芯片采用频谱展宽(Spectrum)、关闭不用的DIMM/PCI槽时钟等技术。此 外可控的驱动强度和芯片外接地电容的调整通过改变边沿斜率也影响EMI。 频谱展宽：在压控振荡器电压输入上迭加一低频小幅度三角波或正弦波电压，使振荡器输出 频率不固定在很窄的频带内，而在规定的范围内缓慢变化。将频带展宽，EMI测试时频带窄， 能量峰值高。频带展宽，能量峰值低。频率变化的范围通常有+0.25%、 0.5%和 - 0.5%。频 率有正偏时使建立时间的容限减少

14、，易引起死机。中心频率负偏，可使测试指标略偏低。 不用的DIMM/PCI槽等时钟控制：每个时钟输出有运行/停止控制。BIOS检测系统配置后，关 闭系统不用的时钟输出。去除了这些时钟线的辐射。减少了功耗和对地/电源的干扰。 系统管理总线（SMB）- BIOS通过SMB以串行方式访问时钟芯片内的控制寄存器。除选择频率组合； 开/关频谱展宽功能及选频率变化范围；时钟输出的运行/停止控制以外，还可控制时钟输出 的强度、偏移和延迟时间等。,5、接口的时间关系 5.1 接口的类型：开关方式的定义,基本同步时钟接口 源同步接口 流水线接口（线传输时间大于时钟周期的源同步接口）,选通接收,数据接收,数据驱动,

15、1,2,3,4,数据接收,1,2,3,4,数据时钟混合编码接口,5.2 基本同步时钟接口,普通同步时钟接口用一共同的时钟源将时钟信号送到地址、数据和控制信号的驱动源 芯片和接收端芯片。例如SDRAM时钟缓冲-北桥-SDRAM芯片；主时钟芯片-CPU-北桥； 主时钟芯片-北桥-PCI槽或芯片 若时钟线的传输时间远小于时钟周期，驱动源芯片和接收端芯片可用同一时钟线驱动； 如14.318MHz时钟。若时钟线的传输时间与时钟周期相比，不能忽略，驱动源芯片和 接收端芯片分别用同一时钟源，线长需控制的两条时钟线驱动。,时钟芯片,驱动源芯片,接收端芯片,5.2 基本同步时钟接口(续),主要关注要满足在信号接

16、收端，相对于时钟的预置（建立）时间和保持时间的要求. 时间关系分析要考虑走线的传输延迟、串扰、时钟周期的抖动和边沿的偏移的影响 由器件的规格书可查同步输出相对于时钟输入边沿的延迟时间TCO的最大（max）和 最小（min）值；同步输入相对于时钟输入所需的预置时间Ts和保持时间Th最大和 最小值。 信号完整性模拟计算走线延迟和由时钟线长度不同所增加的偏移。 同步的概念：保证在一时钟上升边产生的信号驱动输出，一定在下一时钟上升边被 接收端电路接收。,时钟的偏移（Tskew）包括时钟芯片输出CLK1 和CLK2间的时间差和CLK1到驱动芯片与 CLK2到接收端芯片走线延迟时间差。 由驱动芯片输出到接

17、收端输入的走线延迟时间 为Tflight,Tflight,Tco,Tskew,Ts，Th,同一时钟源的预置时间 保证驱动芯片时钟上升边产生的输出一定在下一个时钟上升边被接收端芯片可靠接收,Tcycle = Tcomax + Tflightmax + Tsmax + Tjitter + Tskew + Tmargin,Tmargin = Tcycle Tcomax Tflightmax Tsmax - Tjitter - Tskew,Tcycle 限定了系统的最高工作频率（在芯片内部，由于是寄存器传送 的同步设计， Tflightmax中除走线外再加上寄存器间组合电路的延迟； Tskew为两寄存

18、器时钟间的偏移） Tflightmax 限定了信号驱动源与接收端间走线的最长线长,(Skew),(Jitter),同一时钟源的保持时间-保证驱动芯片时钟上升边产生的输出一定不能在本时钟上升边被接收端芯片接收,Tcomin + Tflightmin = Tskew + Thmax + Tmargin,Tmargin = Tcomin + Tflightmin - Tskew - Thmax,Tflightmin限定了信号驱动源与接收端间走线的最短线长,预置时间不足导致D-触发器输出不稳定-延迟时间加长或不能翻转。系统的错误或者是触发器数据输入错（源自软件的故障或硬件的固定性故障；或者是时间关系的

19、错误（建立时间或保持时间不满足要求）。它可以是顾定性故障，也可是随机性故障，特别是时间关系处于临界状态时更易出现不稳定的状态。此时串扰、传输匹配、电源和地的噪音易使不稳定的状态出现。程序的运行可改变串扰、电源和地的噪音的状态。也可能出现不稳定状态。也有专门的测试程序复现这种最坏条件。,5.3 源同步,与信号传输方向相同，驱动源在发数据时，发选通信号。接收端在选通的上升边和下降边接收 输入的数据。这消除了时钟偏移和信号驱动源与接收端间走线延迟的影响。因而允许比基本同 步时钟高的数据传输频率。但数据线和对应选通线延迟时间的差别会影响接收数据的可靠性。 DDR的数据传输、 2X和4X AGP的数据传

20、输和南北桥间的Hub Link均用源同步。,Tvb,Tvb 为驱动端选通边沿前信号（数据/地址）稳定的最短时间；Tva驱动端选通边沿后信号 开始变化的最短时间。 源同步电路驱动源芯片应给出Tvb和Tva；接收端芯片会给出信号输入相对于选通输入的建 立时间和保持时间的要求。通过模拟计算信号和选通的走线传输延迟时间Tfldata和 Tflst b 。 关注的是这两个延迟时间的偏移。,驱动端：,源同步建立时间,Tvb + Tflstbmin = Tfldatamax + Tsetup + Tmargin,Tmargin = Tvb + Tflstbmin - Tfldatamax - Tsetup,

21、走线偏移 Tflskew = Tfldatamax Tflstbmin,容限 Tmargin = Tvb - Tflskew - Tsetup,源同步保持时间,Tva + Tfldatamin = Tflstbmax +Thold + Tmargin,Tmargin = Tva + Tfldatamin - Tflstbmax - Thold,走线偏移 Tflskew = Tflstbmax Tfldatamin,容限 Tmargin = Tva - Tflskew - Thold,例：DDR DQ/DQS 写入（1）,写入DQ的时序 - DQ源同步到DQS。北桥MCH为驱动源；DDR DRA

22、M芯片为接收端。,tSetup_Margin = tDVB(min) + tfltDQS(min) - tDS - tfltDQ(max) tHold_Margin = tDVA(min) + tfltDQ(min) - tDH - tfltDQS(max),例：DDR DQ/DQS 写入,tDVB和 tDVA的窗口对DDR200理论上各为2.5ns。但由于各种因素的影响减到1.125ns。,MCH (晶片和封装)的影响,来自DDR-200规格书,来自SI模拟,影响的因素有： - 内部PLL的抖动 - 驱动器强度的变化（左表未计） - 电源、地的噪音 - 驱动缓冲上升/下降边的不匹配 - 芯片内部时钟的偏移 - 测试系统的误差（预留的安全 区） 连线的影响考虑在走线延迟时间 和偏差内。通过电路传输模拟得 到。偏差+/- 0.28ns 对DDR-200建立时间和保持时间 的容限为0.245ns,接收端DDR的容限,建立时间,保持时间,不确定区,选通不确定区,不确定区,非匹配源同步例- AGP数据总线,数据,选通,AGP卡,主板,目标: 选通在眼图中央 将眼图工作区宽度最小化 考虑各种最坏情况,好的设计需要几千次 各种不同条件的模拟,5.4 差分时钟,Max,CLK,CLK#,+,-,+,-,Vref,