专题四：数字频率计设计.ppt

1、专题四：数字频率计设计,一、教学内容： 数字频率计设计 二、学目的及要求： 1、掌握VHDL语言的基本结构及编程思想。 2、掌握数字频率计的工作原理。 3、掌握数字频率计的VHDL语言编程方法。 三、授课课时：2 四、教学重点、难点： 数字频率计的工作原理,设计要求：,1、设计8位十进制数字频率计。 2、测量频率范围为1Hz50MHz。 3、测量被测信号的周期（单位：微秒），最大周期为1秒，最小周期为1微秒。,专题四：数字频率计设计,一、测频原理,计数输出,二、控制器时序,控制器时序图,0.5秒,利用对CLK的2分频产生,对tsten求反,利用CLK和tsten合成， clk0 and tse

2、n0时，clr_cnt1,三、8位十进制计数器设计,（一）用VHDL设计十进制计数器,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;,ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN)

3、 VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -计数器复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是否允许计数 IF CQI = 1001 THEN CQI := “0000”; COUT = 1; ELSE CQI := CQI+1; COUT = 0; END IF; END IF; END IF; CQ = CQI; END PROCESS; END behav;,（二）8位十进制频

4、率计电路图,三、32位锁存器设计,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY reg32b IS PORT (load : IN STD_LOGIC; din: in STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END reg32b; ARCHITECTURE behav OF reg32b IS BEGIN PROCESS(load,din) BEGIN IF loa

5、dEVENT AND load=1 THEN dout=din; END IF; END PROCESS; END behav;,四、控制器设计,参考程序,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY testctl IS PORT (clk : IN STD_LOGIC; tsten:out STD_LOGIC; clr_cnt: out STD_LOGIC; load:out STD_LOGIC ); END testctl; ARCHITECTURE behav OF

6、testctl IS signal div2clk:std_logic;,BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN div2clk=not div2clk; END IF; END PROCESS; load=not div2clk; tsten=div2clk; process(clk,div2clk) begin if clk=0 and div2clk=0 then clr_cnt=1; else clr_cnt=0; end if; end process; END behav;,四、控制器设计,参考程序（续）,五、频率计总电路图,六、实验仪实际接口电路图,七、周期测量,8位十进制计数器,输入信号Fin,1MHz标准方波信号,计数输出,锁存器,译码、显示,锁存信号LOAD,控制器电路,EN,RST,LOAD,输入信号Fin,作业,画出测量某周期信号的周期的电路