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207 第三篇第三篇 第第 6 章章习题习题 题题3.6.3.6.1 1 试用负边沿JK触发器和“与-或-非”门构成一个四位数码并行 解：解：令 C 是并行寄存数据和实现右向移位操作的控制端，其用 JK 触发 器构成的框图如图所示： 令 C=1 并行存数，C=0 时为右移串入后，得出各组合电路的逻辑函数， 现以 1J3和 1K3函数为例,列出真值表，求出函数式，其它式子也照此类推。 输 入 输 出 C Q2 D3 1J3 1K3 0 0 00 0 0 0 10 1 0 0 10 0 1 0 0 1 1 0 1 00 1 0 1 01 0 0 1 10 1 1 1 01 0 1 0 01 0 0 0 10 1 1 0 11 0 1 1 01 0 1 1 01 1 0 0 10 1 1 1 11 1 1 1 01 0 2333 11QCCDKJ 1222 11QCCDKJ 0111 11QCCDKJ SR DCCDKJ 000 11 根据四个函数式画出的电路图如图所示： 208 题题3.6.3.6.2 2 图题3.6.2是一个实现串行加法的电路图，被加数“11011”及 加数“10111”已分别存入两个五位被加数和加数移位寄存器中。试分析并 画出在六个时钟脉冲作用下全加器输出Si端、进位触发器Q端以及和数移位 寄存器中左边第一位寄存单元的输出波形（要求时间一一对应）。 图题图题3.6.23.6.2 解： 在分析含时序电路， 又有组合电路时， 要十分注意两种电路的工作特点。 时序电路的输出状态是由CP脉冲作用后稳定的，组合电路是一旦输入决定， 输出也就明确了。串行相加的波形如图所示。 和数最左一位 进位触发 器 Q 0 t 0 t 0 t 0 t CP 全加和 Si 209 题题3.6.33.6.3 中规模集成计数器74HC193功能表和引脚图分别如图表3.6.3 和图题3.6.3所示，其中CO和BO分别为进位和借位输出，试问： （1）分析图(a)(b)(c)是几进制计数器？采用什么编码方式计数。 （2）用Multisim软件绘出16个CP脉冲作用下 0123 ,CP Q Q Q Q之间的时序 波形。 表表3.6.3 743.6.3 74HCHC193193功能表功能表 输 入 输 出 CR LD U CP D CP D C B A 3 Q 2 Q 1 Q 0 Q 1 1 0 0 0 00 0 0 0 0 0 0 0 3 D 2 D 1 D 0 D 3 D 2 D 1 D 0 D 0 1 0 1 1 1 四位二进制加法计数四位二进制加法计数 0 1 1 0 1 1 四位二进制减法计数四位二进制减法计数 图题图题 3.6.33.6.3 (a) (b) 210 (c) 图题图题 3.6.33.6.3 解：（a）电路是用“反馈清除”法将计数器连接成加法计数，当计数器的 状态计到Q3Q2Q1Q0=1000时，触发器内容清“零”，复位端恢复为高电平， 计数器重新开始计数。 所以电路是一个8进制加法计数器， 采用421编码计数， 其状态转换图为： （b）该电路是连接成减法模式，当有借位输出时，将数据输入端的数 据置入计数器中，计数器又重新开始新一轮计数，状态转换图如图所示。 是一个模8减法计数器，采用421编码计数。 （c）是用“置数”法实现的减法计数。根据电路连接，当计数计到 Q3Q2Q1Q0=1000时，计数器置数控制将0111数据置入，然后开始从0111状态 做减法计数，其状态转换图为： 可见也是421编码的减法计数器。 211 题题3.6.43.6.4 已知集成计数器74HC193构成的电路如图题3.6.4所示，试问： （1）图题3.6.4构成几进制计数器？ （2）用Multisim软件绘出100个CP脉冲作用下 0123 ,CP Q Q Q Q之间的时序 波形。 图题图题3.6.43.6.4 解：这是一个二级同步式的大容量计数器，低位计数用置数法实现，是 一个11进制计数器；高位计数用清“零”法实现，当高位计到1000后，低位 从0000到1011时，电路状态为0100 1011回到00000000，实现了一次循环， 所以电路是一个100进制的加法计数器。 题题3.6.53.6.5 已知集成计数器74HC193的功能表和引脚图分别如图表3.6.3 和图题3.6.3所示， （1）利用反馈清零法设计一个8421BCD编码的十进制加计数器。 （2）利用反馈置数法设计一个余3编码的十进制加计数器。 212 （3）能否采用反馈清零法设计减法计数器？能否应用反馈置数法设计 减法计数器？为什么？试设计一个8421BCD编码十进制减法计数器。 解：（1）因为74HC193是异步清“零”，又因S10= Q3Q2Q1Q0=1010，所 以应该用1010状态将计数器置成0000， 然后再重新开始计数。 所以连接电 路为： （2）反馈置数法也是异步实现的，因此将余3码的最小数 Q3Q2Q1Q0=0011从数据输入端输入， 将最大数Q3Q2Q1Q0=1100加1后作为置数 控制，因此控制状态应该是Q3Q2Q1Q0=1101，即控置数控制逻辑关系为： 320 DLQ Q Q 连接的电路为： （3）对减法计数器，只能用反馈置数法实现，而不能用反馈清零法。 因为减法是要从某一个数开始相减的， 该数据只能预置入计数器中， 反馈清 零无法将某一数据置入。8421BCD的十进制减法计数器将最大数 213 Q3Q2Q1Q0=1001从数据输入端置入，控制逻辑用Q3Q2Q1Q0=1111（因为减到 “0000”后再来一个CP脉冲计数器状态先出现1111，利用该状态将 Q3Q2Q1Q0=1001置入，然后开始减法。所以控制逻辑有： 3210 DLQ Q QQ 连接的电路为： 题题3.6.63.6.6 中规模集成四位二进制计数器（74HC161）的功能表和引脚图 分别如表题3.6.6和图题3.6. 6（a）所示； （1）试利用反馈清零法设计一个8421BCD编码的七进制加计数器。 （2）试利用反馈置数法设计一个余3编码的七进制加计数器。 （3）试用一片74HC161及图题2.4.26（c）电路设计成一个能自动完成 加、减循环计数的计数器。即能从000加到111，再从111减到000循环（注， 111只允许出现一次，000要求出现2次）。 题表题表3.6.6 3.6.6 7474HCHC161161功能表功能表 CP CR LD P CT T CT 3 D 2 D 1 D 0 D 3 Q 2 Q 1 Q 0 Q 0 0 0 0 0 00 0 0 0 1 1 0 0 A B C D A B C D 1 1 1 1 0 0 保保 持持 1 1 1 1 0 0 1 1 1 1 1 1 1 1 计计 数数 214 (a) (b) (c) 图题图题 3.6.63.6.6 解： (1)电路是异步清除， 所以， 当计数器计至0111时， 应使 012 QQQCr=0， 计数器清“0” ，然后重新开始计数。所以电路图为： (2) 余 3 码的 7 进制加法计数时的状态转换图如下： 所以，状态转换中的最小数 0011 应该从数据输入端加入，而最大数 1001 作置数控制，因为 74LS161 是同步置数，因此，一旦出现 1001 状态时，应 该把 0011 置入到计数器中，等下一个 CP 脉冲加入后后，计数器重新开始 计数。所以连接的电路图如图所示： 215 (3) 由于 74LS161 只能作加法计数，要实现 000111000 加法/减循环计 数时，其输出只能取自图 3.66(c)电路，计数器输出再经图 2.66(c)电 路作变换后输出，变换电路真值表如下： 题题3.6.73.6.7 已知集成计数器74HC193的功能表和引脚图分别如题表3.6.3 和图题3.6.3所示， （1）若要设计一个100进制8421BCD编码的加法计数器需要几片 74HC193？各片应设计成几进制计数器？ （2）试用片间同步级联法设计80进制8421BCD编码的加法计数器； （3）试用片间异步级联法设计80进制8421BCD编码的加法计数器； 解：（1）要二片74HC193集成计数器，每片连接成8421BCD码的加法计 数器。 由于74HC193是4位二进进计数器， 因此二个10进制加法可以采用 “反 馈复位”法或者置数法实现。二片之间可以是同步方式，也可以是异步方式 实现。图示电路是采用异步法实现的8421BCD编码的100进制加法计数。 216 （2）同步式80进制加法计数器，这时拾位计数器连接成8进制。个位仍 然是8421BCD码的10进制加法计数器。 （3）异步级联的8421BCD编码的80进 进加法计数器。 在以上连接时，要注意74HC193是异步清零和异步置数的。 题题3.6.3.6.8 8 已知集成计数器74HC193的功能表和引脚图分别如题表3.6.3 和图题3.6.3所示， （1）若要设计一个36进制8421BCD编码的加法计数器需要几片 74HC193？各片应设计成几进制计数器？ （2）试用片间同步级联法设计36进制8421BCD编码的加法计数器； 217 （3）试用片间异步级联法设计36进制8421BCD编码的减法计数器； 解：（1）由于是8421BCD编码，所以应该采用个位是十进制，而拾位是 3进，但是当个位在第4次10进时，只能计到0101时，下一个CP脉冲将两个计 数器都清“0”，然后重新开始新一轮计数（即二片74HC193集成电路）。 （2）同步式的36进制计数器 当个位还未计满1001以前， 拾位不应加CP脉冲， 只有当个位计满1001 后，下一个脉冲拾位计数器翻转成0001，而拾位计数器清“0”，然后重新 计数。只有当拾位计到0011，个位计到0101后，下个CP到后计数器全部清除 （因是异步清“0”，这里利用了一个0110无效态）。所以有上述电路图。 （3）异步式36进制计数器 题题3.6.3.6.9 9 试用中规模集成计数器74HC161设计“01111001”序列脉冲发 生器，试问： （1）该序列脉冲发生器共有几个状态？需要几片74HC161？ 218 （2）以74HC161为核心配合少量门电路设计该序列脉冲发生器。 解：（1）74HC161是一片16进制（即4位二进制）加法计数器，输出16 个状态可以形成16位的序列脉冲， 因此要形成 “01111001” 只要一片74HC161 即可。它只要8个状态，因此连接成一个8进制计数器就可以了。 （2） 题题3.6.103.6.10 参考教材图3641和图3642，试分析GAL16V8器件最大可实 现模为几的二进制计数器?为什么? 解：最大可以实现模等于256的计数器。原因是一片GAL器件内部最多只有8 个寄存器。 题题3.6.113.6.11 参考教材图3642，试分析GAL16V8器件最多可直接实现几个逻 辑变量输入的逻辑函数?最多可实现几个输出? 解：GAL器件的I/O口可以设置，GAL16V8有8只专用输入引脚，2只特殊输入 引脚，8个I/O引脚。最多可直接实现17个逻辑变量输入的逻辑函数。最多可 实现8个逻辑变量的输出。 题题3.6.12 3.6.12 （上机题）设计一个可变模数减法计数器，要求当S1S0=00时， 模 为4；S1S0=01时，模为7；S1S0=10时，模为10；S1S0=11时，模为16。要求 ： （1）用VHDL语言描述该电路的逻辑功能 ； （2）给出逻辑功能的仿真波形图。 解：VHDL描述的参考源文件： LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; ENTITY CNT_var IS PORT ( s1,s0,clk: IN STD_LOGIC; q: inout STD_LOGIC_VECTOR(3 downto 0):= “0000“ ); END CNT_var; ARCHITECTURE behave OF CNT_var IS BEGIN PROCESS (clk) BEGIN IF (clkEVENT AND clk = 1) THEN IF (s1=0 AND s0=0) THEN IF (q=“0000“) THEN q=“0011“; ELSE q =q-1; 219 END IF; ELSIF (s1=0 AND s0=1) THEN IF (q=“0000“) THEN q=“0110“; ELSE q