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第3章 触发器与时序逻辑分析 3.1 时序逻辑电路模型3.2 触发器3.1 时序逻辑电路模型 什么是时序逻辑电路？ 组合逻辑: 当前的输出只与当前时刻的输入有关，与过去的输入历史无关。 时序逻辑: 当前的输出不仅与当前的输入有关，而且与过去的输入历史有关。 时序逻辑电路模型：对于组合逻辑部分，输入分为：外部输入 x1 xp ；内部输入 y1 yv 输出分为：外部输出 z1 zq ；内部输出 w1 wu存储电路接收 w1 wu，并予以记忆；输出 y1 yv 就是记忆的内容 用两组逻辑表达式共同描述时序逻辑电路的功能： 因 w 是 x 和 y 的函数，故 该方程组表明，时序逻辑电路的外部输出和次态都是外部输入和现态的函数。 w 称为激励函数。 输出函数 次态函数 存储电路由若干触发器组成. y1 yv 称为时序逻辑电路的状态。 一般，电路的状态在输入发生变化前后是不一样的，分别称为现态和次态，记为 y（n）和 y（n+1），简记为 y 和 y（n+1） 。3.2 触发器 有一组输入信号：通常为13个，作用 ：令触发器状态发生转移 有两个稳定状态: “0”状态、“1”状态；触发器: 具有记忆功能的电子器件。3.2.1 基本R-S触发器 1 用与非门构成的基本R-S触发器 电路逻辑符号R： 复位（Reset）端S： 置位（Set）端 工作原理 若R = 1、S = 1，则： 只要保持R = 1、S = 1不变，状态将一直保持下去。 若R = 0、S = 1，则： 若R = 1、S = 0，则： R = 110 若R = 0、S = 0，则： 当 返回 R = 1、S = 1 时：状态不确定保证R-S触发器正常工作必须满足的条件： R 和 S 不能同时为0。结论：（1） 不论现态是什么， 在 R 端施加低电平能将现态强制性地转换到 “1” 态； 在 S 端施加低电平能将现态强制性地转换到 “0” 态； R 和 S 不能同时施加低电平。（2） R 和 S端的有效电平为低电平 逻辑功能 功能表 状态表 将功能表改写为状态表 次态卡诺图 Qn+1用状态表描述逻辑功能 特征方程用特征方程描述逻辑功能 由卡诺图导出次态方程功能表 电路逻辑符号（注意小圆圈的位置）结论：（1） 不论现态是什么， 在 R 端施加高电平能将现态强 制性地转换到 “0” 态； 在 S 端施加高电平能将现态强制性地转换到 “1” 态； R 和 S 不能同时施加高电平。（2） R 和 S端的有效电平为高电平2 用或非门构成的基本R-S触发器基本R-S触发器的缺点： （1） 存在约束关系，操作不便； （2） 对R、S要求严格，要相互配合，准确实时。3 时钟控制R-S触发器改进措施： 先施加好R、S信号，再用另一个统一、标准的信号实施触发。时钟信号，简称时钟，记为 CP 或 CLK 基本R-S触发器控制门 工作原理： 当 CP=0 时，G3、G4门被封锁，不管R、S如何变化，G3、G4门都输出1。触发器的状态不会改变。 当 CP=1 时，G3、G4开放，R、S经过G3、G4门反相后，分别施加到G1、G2门。 注意：有效电平变为高电平。 钟控R-S触发器的逻辑符号状态图 注意： （1） R、S 端无小圆圈，即高电平为有效电平； （2） C（钟控端）无小圆圈，即高电平期间CP有效。 钟控R-S触发器的描述功能表 状态表 逻辑符号状态图：描述时序逻辑电路的重要工具。 圆圈表示状态，圈中标上状态值。 箭头线表示状态的转移，线旁的值为发生状态转移的条件； 图旁标明各输入变量的名称及组合次序。结合约束条件，可得到特征方程由状态表或状态图可作出次态的卡诺图由卡诺图化简可得到次态方程钟控R-S触发器的特点： （1） 降低了对R、S信号变化的实时性要求。 当时钟处于无效电平时，封锁了电路的输入，在时钟作用之前， 有足够的时间准备好R、S信号； 当时钟作用时，R、S信号已稳定，触发器就能可靠地按要求翻转。 通常，时钟信号就是同步时序逻辑的公共时钟，整个电路按时钟 节拍有序工作。 （2）仍然存在约束条件，存在“空翻”。 在钟控有效此期间，如果输入信号发生多次变化，将引起触发器 发生多次翻转，其中只有某一次翻转是我们所希望的，其它翻转称 为 “空翻”。 3.2.2 常用触发器 1 D 触发器 目的：解决输入约束问题。 工作原理：（1） CP = 0：G3、G4被封锁，D的变 化不能传到G1、G2，触发器保持状态。（2） CP = 1：G3、G4门开放，D经G3、G4转换成一对互补信号送到G1、G2。若D = 0，则RS=01，Q = 0；若D = 1，则RS=10，Q = 1。 结论： （1） RS不可能为11，从而消除了状态 不确定，解决了输入约束问题。 （2） “空翻”现象依然存在。电路逻辑符号 D 触发器的描述由功能表得到状态表功能表状态表状态图12-122-2由状态表得到卡诺图由状态表得到状态图也可以由状态图得到卡诺图由卡诺图化简得到特征方程3特征方程 维持阻塞D 触发器目的：解决“空翻”问题。 电路逻辑符号维持阻塞线路的作用： 仅当CP的上升沿出现的一瞬间，D端的数据才能置入触发器。 注意：时钟输入端无小圆圈，表示上升沿触发边沿触发方式： 仅在时钟边沿瞬间起触发作用，抗干扰能力强。 这里为上升沿触发。也有下降沿触发的。RD和SD的用途： RD：直接复位端，低电平有效 SD ：直接置位端，低电平有效 注意：不允许RD和SD同时有效2. J-K触发器 目的：引入两种新功能 （1）自动翻转功能； （2）现态保持功能。 注意：CP =1时存在空翻。 主从J-K触发器目的：改进电路，克服CP =1时 存在的空翻。 主触发器： CP上升沿触发后，从触发器 维持前一状态不变。 因有从触发器前一状态的封 锁，主触发器不会发生空翻。主从J-K触发器的特点： （1）后沿型触发器，无空翻现象发生。 （2）有两个输入使能端，具有4种功能，便于使用。 （3）CP上升沿采样J-K值，CP下降沿新状态才被输出。 从触发器： CP下跳沿触发，将主触发器 的状态置入从触发器。 注意：时钟输入端有小圆圈，表示下降沿触发电路逻辑符号 主从J-K触发器的描述由功能表得到状态表功能表状态表状态图12-122-2由状态表得到卡诺图由状态表得到状态图也可以由状态图得到卡诺图由卡诺图化简得到特征方程3特征方程3. T触发器 目的：实际中仅需要自动翻转和现态保 持功能。 构成：仅需将J-K端连起来作为T输入端。 T 触发器的描述：功能表由功能表得到状态表12-1状态表由状态表得到卡诺图由状态表得到状态图22-2也可以由状态图得到卡诺图3特征方程3.2.3 各类触发器的相互转换 1 D触发器转换成J-K触发器 。（1）画出J-K触发器的逻辑框图 为把D输入转换为J、K输入，需设计一 组合电路， 以实现从J、K到D的变换。（2）求组合逻辑的逻辑表达式 D触发器的特征方程： J-K触发器的特征方程： 令： 即有： 变换为：（3）画由D触发器组成J-K触发器的电路图。 组合电路2 R-S触发器转换成J-K触发器 组合电路组合电路（1）画出J-K触发器的逻辑框图 为把R、S输入转换为J、K输入，需设计一 组合电路， 以实现从J、K到 R 、 S 的变换。（2）求组合电路的逻辑表达式 D触发器的特征方程： J-K触发器的特征方程： 由真值表求 R 和 S 的表达式：（2）求组合电路的逻辑表达式 D触发器的特征方程： J-K触发器的特征方程： 由真值表求 R 和 S 的表达式：（3）由真值表求出逻辑表达式：（4）画出电路图3.2.4 触发器应用一例 用触发器组成寄存器 寄存器是微处理器中的重要部件，用于存放数据处理的中间结果。具有数据“写”入、“读”出、初始化“清零”功能 。（1）电源电流IE 触发器的所有输入端接无效电平，输出端悬空时，电源向触发器提供的电流。此参数说明触发器电路的空载功耗。（2）低电平输入电流IIL和高电平输入电流IIH 测试条件：触发器输出端悬空。 IIL：某输入端接地，从该输入端流出的电流。 IIH：触发器某输入端接电源，流进该输入端的电流。 此参数说明对驱动电路的负载要求。（3）输出高电平VoH和输出低电平VoL 触发器输出端Q或输出高电平时的对地电压为VOH，输出低电平时的对地电压为VOL。 此参数说明触发器的抗干扰能力。 直流参数3.2.5 集成触发器的主要特性参数 开关参数（1）最高时钟频率fmax 触发器在计数状态下能正常工作的最高工作频率，是标志触发器工作速度高低的一个重要指标。（2）对时钟信号的延迟时间（tCPLH和tCPHL） 从时钟脉冲的触发沿到触发器输出端由0状态变到1状态的延迟时间为tCPLH。 从时钟脉冲的触发沿到触发器输出端
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