数字逻辑与数字系统课程设计(简单计算器).doc

简单计算器一、设计分析1、功能描述设计一个简单0-9数之间的加、减、乘法运算的计算器，输入和输出均可以显示在数码管上。2、实现工具1、用VHDL 语言文本形式输入；2、maxplusII行语言编写时序仿真和综合。二、设计思想采用自顶向下的设计方式，分层进行设计。设计分为五个模块进行；计算器模块、八位二进制数转化成8421BCD码模块，四选一数据选择器模块，七段显示译码器模块、模4计数器模块、模8计数器块、38译码器块。顶层设计可以完全独立于目标器件芯片物理结构的硬件描述语言。使用VHDL模型在所综合级别上对硬件设计进行说明、建模和仿真。1、顶层原原理框图 2、具体实现 1、计算器模块、2、八位二进制数转化成8421BCD码模块3、四选一数据选择器模块4、七段显示译码器模块5、模4计数器模块6、模8计数器块7、38译码器块三、设计过程1、建立工程建立一个Project，命名为jiandanjisuanqi。将各个模块生成的文件放在同一个文件夹下。2、文本输入将各个模块的VHDL代码输入，保存并综合。3、仿真建立各个模块的gdf图，设置输入波形并仿真。4、顶层原理图输入利用各个模块生成的sym文件建立顶层原理图，编译并仿真。5、硬件实现实验室提供的器件为FLEX10K，型号为EPF10K10LC84-4，将文件下载到器件当中，在实验箱中进行模拟。四、 整体框图五、VHDL部分代码及说明1、计算器模块、library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jisuanqi is Port (a,b: in STD_LOGIC_VECTOR (3 downto 0); sel:in STD_LOGIC_VECTOR (1 downto 0); -加减乘控制端 s: out STD_LOGIC_VECTOR (7 downto 0);end jisuanqi;architecture Behavioral of jisuanqi is signal q1 ,q2: STD_LOGIC_VECTOR (3 downto 0); signal q3: STD_LOGIC_VECTOR (7 downto 0); signal q4: STD_LOGIC_VECTOR (1 downto 0);beginq1=a;q2=b; q4 -加减乘算法q3=q1+q2;s if(q1q2)then q3= q1-q2; s=q3; else q3=q2-q1; s q3=q1*q2; s q3=q1*q2; sq3=00000000;s=q3;end case;end process;end Behavioral;2、八位二进制数转化成8421BCD码模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity bcd is Port (s : in STD_LOGIC_VECTOR (7 downto 0); a : out STD_LOGIC_VECTOR (3 downto 0); b : out STD_LOGIC_VECTOR (3 downto 0);end bcd;architecture Behavioral of bcd issignal q0: STD_LOGIC_VECTOR (7 downto 0);signal q1: STD_LOGIC_VECTOR (3 downto 0);signal q2: STD_LOGIC_VECTOR (3 downto 0);beginprocess(s)beginq0q1=0000;q2q1=0000;q2q1=0000;q2 .3、四选一数据选择器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity mux4_1 isport(d0,d1,d2,d3 :in std_logic_vector(3 downto 0);q :out std_logic_vector(3 downto 0);sel :in std_logic_vector(1 downto 0) );end mux4_1;architecture rtl of mux4_1 isbeginprocess(sel)begin -实现从四个数据中选择一个出来if(sel = 00) thenq=d0;elsif(sel = 01)thenq=d1;elsif(sel = 10)thenq=d2;elsif(sel = 11)thenq=d3;end if;end process;end rtl;4、七段显示译码器模块library ieee;use ieee.std_logic_1164.all;entity bcd_7dis is port (bcdm: in std_logic_vector(3 downto 0); a,b,c,d,e,f,g : out std_logic);end bcd_7dis;architecture art of bcd_7dis issignal w : std_logic_vector(6 downto 0);begin process(bcdm) begin a=w(6);b=w(5);c=w(4);d=w(3);e=w(2);f=w(1);gwwwwwwwwwwww=0000000; end case; end process;end art;5、模4计数器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity mo4 isport(q :out std_logic_vector(1 downto 0);clk :in std_logic);end mo4;architecture rtl of mo4 issignal qcl : std_logic_vector(1 downto 0);beginprocess(clk) begin -实现模为4的计数if(clkevent and clk = 1)then if(qcl = 11)thenqcl = 00;elseqcl = qcl + 1;end if;end if;q = qcl;end process;end rtl;6、模8计数器块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count_8 isport( clk:in std_logic; ql :out std_logic_vector(2 downto 0);end count_8;architecture rt1 of count_8 issignal qcl:std_logic_vector(2 downto 0);begin process(clk)begin - 实现模8的计数if(clkevent and clk=1) then if (qcl=111) then qcl=000; else qcl=qcl+1; end if;end if;qlyyyyy=00000000;end case;end process;end rt1;六、各模块仿真结果1、计算器模块2、八位二进制数转化成8421BCD码模块3.、四选一数据选择器模块4、七段显示译码器模块5、模4计数器模块6、模8计数器块7、38译码器块8、整体仿真七、管脚锁定及硬件实现1、管脚锁定2、文件下载将 文件下载完后在硬件实验箱中进行仿真检查。八、总结1问题及改正经过几天的学习和上，,完成了文本的输入形式简单计算器的电路，在设计过程中出现了诸多问题。首先是对VHDL语言接触的时间，小学期时间短，做课程设计感受很仓促，没有过多的时间去系统的学习这门课程。不像C+这门语言课程设计是先经过了一个学期的学习再做的，那样感觉起来能从最根本的原理入手，在逐步提高，收获也较多。其次是实验过程中解决问题的方法不多，实验室不能上网，无法从网上搜索解决的办法，书上有些知识描述的也不是太清楚。最后是自己的原因，由于课程设计遇到的问题较多，自己没能保持好一个良好的心态，遇到问题很着急，影响了问题的解决和思考。 2、心得体会经过几天的课程设计获益良多，有成功也有失败，有喜悦也有着急，但学习只是一个过程，在这