广工eda实验报告

1 / 10 广工 eda 实验报告 序号： EDA实验报告 学生学院 专业班级 学 号 学生姓名 指导教师 20年 月 日 一、实验目的 1了解掌握电子秒表电路的结构与原理； 2掌握创建顶层图形设计文件的方法。 二、实验要求 设计一个电子秒表电路，使其具有异步清零和启动 /停止计数功能，最大能计到，并用数码管显示其秒高位、秒低位，百分秒高位、百分秒位。用发光 二极管显示向分钟的进位信号。启动计数和停止计数使用同一个输入信号。当第一次按下启 /停按钮时，启动计数；第二次按下启 /停按钮时，则暂停计数；第三次按下启 /停按钮时，在原来的数值基础上继续计数 。 三、实验内容 将电路划分为 3个子模块，先进行子模块设计。 2 / 10 分频电路子模块； 定时计数子模块； 显示子模块； 创建顶层图形设计文件； 对顶层图形设计文件编译、时序仿真。 四、设计思路 1.系统原理框图： 输入信号： clk：系统时钟信号， f=50MHz； clr：异步清零信号，负脉冲有效； startstop：启 /停信号，负脉冲有效。 输出信号： dsec6.0：驱动数码管，显示秒高位； sec6.0：驱动数码管，显示秒低位； cn：分钟的进位信号，接发光二极管，高有效； secd6.0、 secm6.0 分别显示百分秒高位和百分秒低位。 采用自顶向下的设计方法： 需要两个分频器，将 50MHz 分频为 10KHz，将 10KHz分频为 100Hz 需要一个 BCD 码计数器，可分别对秒和百分秒位循环计数 3 / 10 需要一个译码器，将 BCD 计数器的输出译码为 7 段显示器的 7段输入 2.各模块时序仿真图 分频电路子模块：在计够 100 个数后才有一个正跳变 定时计数子模块：按的步长计时 显示子模块：将定时计数子模块的每个 4 位二进制计数器的输出信号译码为 7段数码管的输入信号 顶层图形设计：在计到后， 计数器回到 0 状态，并重新开始计数 五、实验遇到问题及解决方法 问题：提示模块设计编译不成功 解决方法：首先检查代码是否出错，进检查后排除程序代码出错可能，然后检查软件破解问题，发现未破解，导入破解文件后成功编译。 六、实验体会 EDA实验报告 实验 14选 1 数据选择器的设计 一、实验目的 1学习 EDA软件的基本操作。 2学习使用原理图进行设计输入。 3初步掌握器件设计输入、编译、仿真和编程 的过4 / 10 程。 4学习实验开发系统的使用方法。 二、实验仪器与器材 1 EDA 开发软件一套 2微机 一台 3实验开发系统一台 4打印机一台 三、实验说明 本实验通过使用基本门电路完成 4 选 1 数据选择器的设计，初步掌握 EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。 本实验使用 Quartus II 软件作为设计工具，要求熟悉 Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。 实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。学会管脚锁定以及编程下载的方法等。 四、实验要求 1完成 4选 1数据选择器的原理图输入并进行编译； 2对设计的电路进行仿真验证； 3编程下载并在实验开发系统上验证设计结果。 五、实验结果 5 / 10 4 选 1数据选择器的原理图： 仿真 波形图： 管脚分配： 实验 2四位比较器 一、实验目的 1设计四位二进制码比较器，并在实验开发系统上验证。 2学习层次化设计方法。 二、实验仪器与器材 1 EDA开发软件 一套 2微机 一台 3实验开发系统 一台 4打印机 一台 5其它器件与材料若干 三、实验说明 本实验实现两个 4 位二进制码的比较器，输入为两个 4 位二进制码 A3A2A1A0 和， G 和 L。用高低电平开关作B3B2B1B0，输出为 M 为输入，发光二极 管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。 四、实验要求 1用硬件描述语言编写四位二进制码 比较器的源文件； 2对设计进行仿真验证； 3编程下载并在实验开发系统上进行 硬件验证。 A3A2A1A0BBB 四位比较器功能框图 五、实验结果 四位比较器 VHDL源文件： 6 / 10 library ieee; use _logic_; entity comp4 is port; end comp4; architecture behave of comp4 is begin p1: process variable comb1,comb2: std_logic_vector; begin comb1:=A3&A2&A1&A0; comb2:=B3&B2&B1&B0; if then G L 管脚分配： 试验 3 并行加法器设计 一、试验目的 1.设计一个 4 位加法器。 2.体会用 VHDL 进行逻辑描述的优点。 3,熟悉层次化设计方法。 二、试验仪器与器材 开发软件 一套 2.微机 一台 3.试验开发系统 一台 4.打印机 一台 5.其他器材和材料若干 三、试验说明 本试验实现一个 4 位二进制数加法器，其功能框图7 / 10 如图所示。试验时用高低电平开关作为输入，用数码管作为输出，管脚锁定可根据试验系统自行安排。 全加器功能框图 四、实验要求 1用硬件描述语言编写 4 位二进制 数全加器的源文件； 2对设计文件进行编译； 3仿真设计文件； 4编程下载并进行试验验证。 五、试验结果 4位二进制全加器的源文件： library ieee; use _logic_; entity adder4 is port; cin: in std_logic; sum: out std_logic_vector; count: out std_logic); end adder4; architecture behavioral of adder4 is begin p1:process variable vsum: std_logic_vector; variable carry: std_logic;begin carry:=cin; co 南 京 理 工 大 学 EDA设计 实验报告 8 / 10 姓 名：赖佳彬 学 号： 912104210137 学 院：电子工程与光电技术学院 专 业 ：电子信息工程 日期： 实验一 单级放大电路的设计与仿真 一、实验要求 1、设计一个分压偏置的单管电压放大电路，要求信号源频率 20kHz，峰值 5mV， 负载电阻，电压增益大于50。 2、调节电路静态工作点，观察电路出现饱和失真和截止失真的输出信号波形，并 测试对应的静态工作点值。 3、在正常放大状态下测试： 电路静态工作点值； 三极管的输入、输出特性曲线和、 rbe 、 rce值； 电路的输入电阻、输出电阻和电压增益； 电路的频率响应曲线和 fL、 fH值。 二、实验步骤与数据整理 单级放大电路原理图 图 1-1单级放大电路原理图 电路工作在失真状态 1.饱和失真 调节原理图中 Rb1 至 5%，用示波器测得饱和失真波形如下图 1-2。 图 1-2饱和失真输出电压波形图 9 / 10 直流工作点分析，得饱和失真静态工作点，如图1-3。 图 1-3饱和失真静态工作点值 整理得饱和失真静态工作点： IB= A IC= A VCE= 饱和失真原因分析：因为工作点设置不合理，没有在放大区而处在饱和区中，下边波形被削波，导致饱和失真。2.截止失真 调节原理图中 R6 至 80%，用示波器测得截止失真波形如下图 1-4。 图 1-4截止失真波形图 直流工作点分析，得截止失真静态工作点，如图1-5。 图 1-5 截止失真静态工作点值 整理得截止失真静态工作点： IB= AIC= AVCE= 截止失真原因分析：因为工作点设置不