EDA课程设计报告-基于GSM的嵌入式无线通信系统.doc

2009级学生EDA课程设计 EDA课程设计报告书课题名称基于GSM/GPRS网络嵌入式无线数据通信系统姓 名学 号院 系物理与电信工程系专 业电子科学与技术指导教师 2012年 12月28日一、设计任务及要求：设计任务：基于GSM/GPRS网络的嵌入式无线数据通信系统要求：（1） 显示系统当前运行状态，由VGA接口输出，在液晶屏上显示；（2） 实时检测输入设备，对GSM模块进行操控，输入设备采用PS/2键盘；（3） 支持GSM拨号功能；（4） 支持来电号码显示，并周期性发出来电铃声；指导教师签名： 年 月 日 二、指导教师评语：指导教师签名： 年 月 日 三、成绩 验收盖章 年 月 日GSM无线数据通信系统赵沫（湖南城市学院通信与电子工程学院电子科学与技术专业，湖南益阳，41300）1、设计目的EDA技术及应用课程设计是学习EDA技术及应用课程之后的实践教学环节。其目的是训练学生综合运用学过的EDA技术及应用的基础知识，通过解决比较简单的实际问题巩固和加深在EDA技术及应用课程中所学的理论知识和实验技能。独立完成查找资料，选择方案，设计电路，安装调试，分析结果，撰写报告等工作。使学生进一步理解所学本课程的内容，初步掌握模拟电子电路设计的一般方法步骤，通过理论联系实际提高和培养学生。并理论联系实际提高和培养学生的分析、解决实际问题的能力，创新能力及动手能力，为后续课程的学习、毕业设计、毕业后的工作打下基础。2、设计的方案论证122.1 软件介绍Max+plus是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。Max+plus开发系统的特点：（1）、开放的界面，Max+plus支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。（2）、与结构无关，Max+plus系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。（3）、完全集成化，Max+plus的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。（4）、丰富的设计库，Max+plus提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。（5）、模块化工具，设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。（6）、硬件描述语言（HDL），Max+plus软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。（7）、Opencore特征，Max+plus软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。2.2 设计方案2.2.1实现的功能（1） 显示系统当前运行状态，由VGA接口输出，在液晶屏上以640*480分辨率显示；（2） 实时检测输入设备，对GSM模块进行操控，输入设备采用PS/2接口键盘；（3） 通过RS232接口连接GSM模块，采用UART标准进行全双工通信，发送AT命令控制GSM模块，GSM模块返回信息通过UART由系统接收并做出相应处理；（4） 支持GSM拨号功能；（5） 支持短信收发功能，并可实时查阅、删除已有短信；（6） 编辑模式可通过BackSpace键删除误输入；（7） 支持来电号码显示，并周期性发出来电铃声；（8） 支持新短信显示提示，并发出一声短信提示音；（9） 支持中文菜单显示，通过上下箭头按键选择不同菜单项；（10） 界面支持字体变色、动态滚动效果。2.2.2系统框图FPGA主控制器液晶显示器PS/2接口键盘GSM模块VGAPS/2UART图1 GSM系统框图由上图可见，主控制器通过3个接口分别连接了3个硬件，对应不同接口应该独立地进行处理，所以必须对主控制器进行模块划分。3、整体设计方案模块1：分频 功能描述：将50MHz时钟源进行分频，提供给VGA模块（25MHz）和UART模块，其中UART模块为波特率可调，通过改变CNT_RS232的值实现不同的波特率。 具体代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQUENCY IS GENERIC (CNT_RS232:INTEGER:=163; CNT_VGA: INTEGER:=1);PORT( CLK:IN STD_LOGIC; CLK_RS232:OUT STD_LOGIC; CLK_VGA:OUT STD_LOGIC);END ENTITY;ARCHITECTURE FREQUENCY_DIV OF FREQUENCY ISBEGINPROCESS (CLK)VARIABLE REG_RS232:STD_LOGIC :=0; VARIABLE REG_VGA:STD_LOGIC :=0;VARIABLE TEMP_RS232:INTEGER RANGE 0 TO CNT_RS232; VARIABLE TEMP_VGA:INTEGER RANGE 0 TO CNT_VGA;BEGINIF (CLKEVENT AND CLK=1) THENTEMP_RS232:=TEMP_RS232+1; TEMP_VGA:=TEMP_VGA+1;IF (TEMP_RS232=CNT_RS232) THEN REG_RS232:=NOT REG_RS232; TEMP_RS232:=0;CLK_RS232=REG_RS232;END IF; IF (TEMP_VGA=CNT_VGA) THENREG_VGA:=NOT REG_VGA; TEMP_VGA:=0;CLK_VGA=REG_VGA;END IF; END IF;END PROCESS;END ARCHITECTURE; 将以上程序写入MAX+pluwe2中进行编译仿真，可得如下结果。图2 frequency元件图图3 对 frequency程序的仿真结果图模块2：PS/2 Keyboard 功能描述：接收键盘的时钟源PS2_CLK，并进行平滑处理，接收完一个按键相应输出按键的通码MakeCode和触发信号TRIG，另外输出平滑后的键盘时钟信号PS2_CLKsm，为接收模块提供同步时钟。 具体代码：library ieee;use ieee.std_logic_1164.all;entity PS2keyboard is port(CLK,PS2_CLK,PS2_DATA:in std_logic; TRIG:out std_logic; MAKE_CODE:out std_logic_vector(7 downto 0); PS2_CLKsm: out std_logic);end entity;architecture code of PS2keyboard istype state_type is(S1,S2);type cache_type is array(2 downto 0) of std_logic_vector(7 downto 0);signal smooth_ps2_clk:std_logic;beginsmooth:process(CLK)variable cnt:integer range 0 to 7;variable scan:std_logic_vector(7 downto 0);beginif falling_edge(CLK) thenscan(cnt):=PS2_CLK;if cnt=7 then cnt:=0;else cnt:=cnt+1;end if;if scan=11111111 then smooth_ps2_clk=1;elsif scan=00000000 then smooth_ps2_clk=0;end if;end if;end process smooth;receive:process(smooth_ps2_clk)variable cnt:integer range 0 to 10;variable count:integer range 0 to 2;variable pstate:state_type;variable cache:cache_type;variable reg:std_logic_vector(10 downto 0);beginif falling_edge(smooth_ps2_clk) thenreg(cnt):=PS2_DATA;if cnt=10 then cnt:=0;if count=1 and reg(8 downto 1)/=XF0 then count:=0;end if;cache(count):=reg(8 downto 1 ); if count=0 thencount:=count+1;MAKE_CODE=cache(0);TRIG=1;elsif count=2 then count:=0;MAKE_CODE=cache(0);TRIG=0;else count:=count+1;TRIG=0;MAKE_CODE=cache(0);end if;else cnt:=cnt+1; end if;end if;end process receive;PS2_CLKsm txd temp:=DATA_IN;txd txdtxdsp_state:=S1;end case;end if;end process send;receive:process(CLK_UART) variable rp_state:rece_state; variable reg:std_logic_vector(7 downto 0); variable cnt:integer range 0 to 16; variable count:integer range 0 to 8; begin if CLK_UARTevent and CLK_UART=1 then case rp_state iswhen R0=RECE_MARK0);if RXD=0 thencnt:=cnt+1;if cnt=8 then rp_state:=R1;end if;else cnt:=0;end if;when R1=cnt:=cnt+1;if cnt=16 then cnt:=0;end if;if cnt=8 thenreg:=RXD®(7 downto 1);count:=count+1;if count=8 then count:=0;cnt:=0;rp_state:=R2;end if;end if;when R2=DATA_OUT=reg(7 downto 0);RECE_MARKrp_state:=R0;end case; end if;end process receive;end architecture; 将以上程序写入MAX+pluwe2中进行编译仿真，可得如下结果。图6 uart_withoutParity元件图图7对uart_withoutParity程序仿真图模块4 ：VGA接口 VGA模块由3个子模块组成，分别是CONTENT、VGA、VGA_DIV，其中VGA_DIV模块将显示器分割成20*15个小块，VGA模块输出信号至显示器，CONTENT模块包含了所要显示的内容，还包括了键盘按键的判断、UART的缓存数据，还是整个系统主要的状态控制器。将这3个模块用component语句进行例化，生成VGA_interface模块，再在顶层的Block Diagram文件进行调用，减少了顶层文件连线的复杂性。 VGA的VHDL源代码如下：library ieee;use ieee.std_logic_1164.all;entity VGA isport(CLK_VGA:in std_logic;HS,VS:out std_logic;RGB:out std_logic_vector (2 downto 0);RGB_DATA:in std_logic_vector (2 downto 0);RGB_H:inout std_logic;RGB_V:inout std_logic);end entity;architecture VGA_DIS of VGA issignal h_cnt:integer range 0 to 800 :=0;signal v_cnt:integer range 0 to 525 :=0;beginp1:process (CLK_VGA)beginif rising_edge(CLK_VGA) then if h_cnt=799 then h_cnt=0;if v_cnt=524 then v_cnt=0;else v_cnt36 and v_cnt=516) then RGB_V=not RGB_V;else null;end if; end if;else h_cnt151 and h_cnt=791) then RGB_H=8 and h_cnt=103) then HS=0;else HS=2 and v_cnt=3) then VS=0;else VS=37 and v_cnt=152 and h_cnt=791) then RGB=RGB_DATA;else RGB=000;end if;else null;end if;else null;end if;end process p3;end;VGA_DIV的VHDL源代码如下：library ieee;use ieee.std_logic_1164.all;entity VGA_DIV isport(CLK:in std_logic;RGB_H,RGB_V:in std_logic;x:inout integer range 0 to 16 :=0;y:inout integer range 0 to 16 :=0;div_x:inout integer range 0 to 19 :=0;div_y:inout integer range 0 to 14 :=0);end entity;architecture VGA_CON of VGA_DIV issignal v_cnt:integer range 0 to 240 :=0;signal h_cnt:integer range 0 to 320 :=0;begin cnt1:process(RGB_H) beginif rising_edge (RGB_H) then h_cnt=h_cnt+1;x=x+1; if h_cnt=319 then h_cnt=0;else null;end if;if (h_cnt+1) mod 16)=0) then div_x=div_x+1; x=0; if (div_x=19) then div_x=0; else null;end if; else null;end if;end if;end process cnt1;cnt2:process(RGB_V)begin if rising_edge (RGB_V) thenv_cnt=v_cnt+1;y=y+1;if v_cnt=239 then v_cnt=0;else null;end if;if (v_cnt+1) mod 16)=0) then div_y=div_y+1; y=0;if (div_y=14) then div_yX00000100028002800440044008200FE0101010102008701C0000000000000000,66=X00001FE008100810081008200FC008200810081008101FE00000000000000000,67=X000007C008201010100010001000100010001010082007C00000000000000000,beginprocess (clk)variable color:std_logic_vector (2 downto 0):=000; variable cnt:integer range 0 to 10000000 :=0;beginif rising_edge(clk) thenif cnt=10000000 then cnt:=0;if color=111 then color:=001;else color:=color+1;end if;else cnt:=cnt+1;end if;if pix_all(data(DIV_Y)(DIV_X)(Y*16+X)=0 then RGB_DATA=000;elseif invert_data(DIV_Y)(DIV_X)=1 then RGB_DATA=color; else RGB_DATA=0&pix_all(data(DIV_Y)(DIV_X)(Y*16+X)&1; end if;end if;end if;end process;end architecture;分别对 VGA、VGA_DIV、CONTENT的源程序进行编译仿真得到其原理图。图8VGA原理图图9 对VGA源程序的仿真结果图图10 得到的VGA_DIV、CONTENT原理图模块5：整个系统图11整个GSM通讯机原理图4、设计总结通过这次EDA技术及应用课程设计，加强了我们动手能力，提高了我们的思考和解决问题的思维。此次设计我们选用的是MAX+plusII软件，在整个设计过程中整个小组的同学团结一致和互帮互助，遇到了很多问题，有时心里想着这样的接法可以行得通，但实际进行运行仿真时，总是实现不了，但最终通过我们自己的努力解决了这些问题，我们受益匪浅。做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，而且考试内容有限，所以在这次课程设计过程中，我们了解了很多元