（通信与信息系统专业论文）芯片设计中的可测试性设计技术.pdf

摘要 一犯着集成 匕 跻 艺复余度和没计复杂度的提高， 集成电路的测试变得越来越困难， 可测 试巴设计已经成为解决芯片测试问题的卞要手段。基于工 州土 n t c l 上 。 c t u a l p r o d c r t y ) 核复川 的厂上系统侣o c ) 芯片使得测试问题变得更加突出。也对集成电路ill测性设计方法和相关的 lat h 流程提出了新的要求 本文首先简要阐述了 集戍电路齐种常用的测试方法、 故障机理和故障模 0 , 可测性设 计相关的标准等内容， 然后概述 了 常用的,d 测性夕计技木， 如扫描川测性设计， 内建自测试， 边界扫描等 按 卜 来结合o r 12 0 0芯片的员体电路结构.分析各种可j1,1( 性设计万法的优缺点看屯 研 究了实现or 1 2 0 0芯川可洲性吸计的方案。 此外还采川测试句苗生成的方法来检验可测比设 汁的有效性，结果表明经过. 叮 lilil 性设计， 采川. 测试性设计能w4地达到or i 2 0 ) c , 片测试 的要 求 c mos器川进入超深亚微米阶段，集成电路继续向高集成股、高速度、低劝耗发展，仗 得集成电路在测试和可测试性设计上绷 腼临新的# f it本文分析 了 测试和可测试性设计l f, ib ; 1 7 困境; 然凡讨论f系统芯片(s o c ) 设计中的测试和i ii 测试性设计浏对测试和可测试性设创 的未来发展方向进行了展望 士 l 对大规模s o c的测试问题，基丁1 有不1u l 优先级、资源、芯核约束的s o c测试优化 摸犁引入了 s g c测试-ad川神经网络、司 时利川试探性随机搜索技术对神经m络进行了改 进。 仿真结果表明，采用经过改进过的神经网络小仅能解决s o c的测试问1，而且能够在一 个合理的计算时间内找到最优解，在解决s n c测试调度问题方面几i i 优异的性能 关键词:可测试性设司 叫控制性可观察r i系统芯片(s o c )测试ia l 度 测试资源 ab s t r a c t a s t h e c o m p l e x i t y o f i n t e g r a t e d c i r c u i t d e s i g n a n d p r o c e s s i s i m p r o v i n g , t h e i c s t e s t i s b e c o m i n g m o r e a n d m o r e d i f f i c u l t y , d e s i g n f o r t e s t ( d f t ) t e c h n o l o g y h a s b e c o m e t h e m a i n m e t h o d t o r e s o l v e t h e i s s u e o f c h i p t e s t .t h e c o m i n g o f s y s t e m - o n - c h i p ( s o c ) e r a m a k e s t h e t e s t p r o b l e m m o r e s e v e r e , a n d p u t s f o r w a r d n e w r e q u i r e m e n t f o r t h e d f t m e t h o d o l o g y a n d i c s d e s i g n flo w i n t h is p a p e r , t h e c o n v e n t i o n a l t e s t m e t h o d i s b r ie fl y e l u c id a t e d , a s w e l l a s f a u l t m e c h a n i s m , f a u l t m o d e l a n d s o m e s t a n d a r d r e l a t e d i c t e s t . t h e n s o m e p o p u l a r d f t m e t h o d o lo g y i s s u mm a r i z e d s u c h a s s c a n c h a in i n s e rt i o n , b u i l t - i n s e l f t e s t ( b i s t ) a n d b o u n d a r y s c a n m e t h o d . t h e f o l l o w i n g c o n t e n t i s t o r e s e a r c h h o w t o r e a l i z e o r 1 2 0 0 c h ip s d e s i g n f o r t e s t a b i l i t y b a s e d o n a n a ly s is s o m e d f t t e c h n o l o g y s c h a r a c t e r i s t i c a n d o r 1 2 0 0 c h i p s c i r c u i t s t r u c t u r e . f u rt h e r m o r e , a u t o m a t i c t e s t p a tt e r n g e n e r a t i o n ( a t p ( 3 ) i s u s e d t o v e r i f y t h e v a l i d it y o f d f t m e t h o d . t h e r e s u l t s h o w s t h a t t h i s m e t h o d c a n m e e t t h e t e s t r e q u i r e m e n t . c m o s d e v i c e d i m e n s i o n s h a v e b e e n d o w n t o t h e v e r y d e e p s u b m i c r o m e t e r . i n t e g r a t e d c i r u c t s a r c g o i n g t o w a r d h i g h e r d e n s i t y , h i g h e r s p e e d a n d l o w e r p o w e r d i s s i p a t i o n , m a k i n g n e w c h a l l e n g e s o n i c t e s t a n d d e s i g n f o r t e s t . t h e c h a l l e n g e s o f t e s t a n d d e s i g n f o r t e s t a b i l it y a r e a n a l y z e d , t h e n d i s c u s s e s t e s t a n d d e s i g n f o r t e s t a b i l i t y i n s o c d e s i g n . f u rt h e r m o r e , p r o g r e s s i n t e s t a n d d e s i g n f o r t e s t a b i l i t y i s t o lo o k e d f o r w a r d t o s o l v e t h e l a r g e s i z e s o c t e s t p r o b l e m s , t h e m o d e l i n g o f s y t e m - o n - a - c h i p ( s o c ) t e s t o p t i m i z a t i o n h a s b e e n f o r m u l a t e d w it h d i f f e r e n t p r e c e d e n c e , r e s o u r c e a n d c o r e c o n s t r a i n t s .t h e n , a n e u r a l n e t w o r k f o r s o c t e s t s c h e d u l i n g i s p r e s e n t e d , m o r e o v e r , a n e u r a l n e t w o r k c o m b i n e d w i t h h e u r i s t ic a l g o r i t h m h a s b e e n d e v e l o p e d t o s o lv e t h e l a r g e s i z e s o c t e s t p r o b l e m s . a s d e m o n s t r a t e d b y t h e r e s u l t s t h a t c o m p u t e r i m p le m e n t , t h e d e v e lo p e d m e t h o d c a n n o t o n ly s o l v e t h e l a r g e s i z e s o c t e s t p r o b l e m s , b u t i s a l s o c a p a b le o f f i n d i n g t h e o p t i m a l s o l u t i o n s w it h i n r e a s o n a b l e c o m p u t i n g t i m e . a s t h e r e s u l t s h o w s , i t h a s g o o d p e r f o r m a n c e i n s o l v i n g s o c t e s t s c h e d u l i n g p r o b l e m s . k e y w o r d s : d e s i g n f o r t e s t a b i l it y , c o n t r o l la b i l i t y , o b s e r v a b i l it y , s y s t e m o n a c h i p , t e s t s c h e d u l i n g , t e s t r e s o u r c e . 第一章可测试性技术概述 ; 1 . 1测试的困境 自 从 1 9 5 9 年问世以 来， 集成电路一直按摩尔定律高速地发展， 单个芯片上 的集成度按平 均姆 18个月翻一界的速度提高。单芯片 _ 集成度己达到了士 亿数量的品体管，已经发展卫 了 应用u l sl( 特人规模集成) ， 乃至g 别( 吉规模集成) 的阶段， 较之过去的5 5 1 (，j、 规模集成) ， 集成度已 提高了8 到9 个数量级。 加 _ 艺也从微米级发展到深亚微米( d 翎 )月苹 超深亚 微米级( v d sm) 。 2 。 。 。 年儿个主要c p u 生产商推出的土流c p u 都采用了。 . 1 8 声 溯 一 艺 ，说明 深亚微米加 _ 技术己经成熟刀成为现在集成电路加 _ 的卞流 _ 艺器件关键尺寸小j 。 . 1 声 刀 刀 的 超深亚微米的时 代很快会 来临 表1 ， 1 为 近年来集成电 路的发 展隋 况 表1 . 1集成电路发展情况 年代 1 9 9 71 9 9 8 一 1 9 99 2 0 0 2 加工工艺( 微米) 0 ， 3 50 2 50 1 80 . 1 3 制造成本 百万美元) 15 一 2 . 02 . 0 一 3 . 03 . 0 一 4 . 0 4 . 0 设计周期( 月) 1 2 一 1 81 0 一1 2 8 一 1 06 一 8 集成规模( m 门) 0 ， 2 一 0 ， 5 1 一 2 4 一 6 1 0 一 2 5 应用 p da， o v d 无 线p d a， 机 顶 盒1因 特 网 设 备 通用计算 主要ip来源团体间团 体间一 公司 间公司、行业间 为了保证集成电 路产品的质量， 测试是必不可少的。这可在对数字电 路的固定模刑的讨 论中石出。设产附的成品率为 y ，故障覆盖率为 ( d e f e c t l e v e l ) 表示 概率都是 几，因此， 。又假设数字电路内可能发生 t ，投放市场的产品的质量用故障级 dl n 个互相独立的故障，每一个故障发生的 有一个好电路的概率( 即成品率) 为 片 自了 1 夕 “ ( 1 一 1 ) 设 有一测试集界 ， 它能覆盖电路中n 个故障中的m个， 囚此， 此测试集的故障覆盖率t t二脚加( 1 一 2) 如果把经过 界测试之后的产品投放11) 场，显然，在此产品中还存在、 一 。个故降未被测 出，故投放市场的好电路的概率为: 户 / 产 几 ) 布 ( 1 一 3) 若定义投放市场电路的故障级跳 为坏产韶的概率，则有: 刀 2二 了一p( 1 一 4) 将式 ( 1 一 1 )式 ( 1 一 3 )代入式 ( 1 一 4 )石 j 得 1)l二 了 一 j一只 少 ” 二 1 一 厂 南 ( 1 一 5 ) 图 ! ! 为对应于不同的成品率 y 、 故障级刀 2和故障覆盖率t的关系曲线。 从图 1 石出， 若 想保证.高 质量的产品， 测试集至少需要测出电路中9)% 以上的1奸帝 。也 就是说， 如果想提 高投放市场的产.异 的质量，则需要提高测试集 t , 的故障覆盖率，这也就念味着提高测试的 7 f , 肖 ( 测试产生开销4 1 1 测试时间开销) 。 y =1 1 . 0 1 一 - r -o . 1 0 i0()9 注0 . 2 5 目07 】 七0 . 5 0 06肺 卜 0 . 7 5 洲03 卿 匕 ，1 00 =0 . 9 9 0 0 . 1 0 . 2 0 . 3 0 . 4 0 . 5 1 1 .6 0 . 7 0 . 8 0 .9 l o t 图1 . 1 d i. 与t 的关系曲线 表面上看， 验证和测试两种职能似乎 样， 但只要再深入研究， 很快就会发现两者只是 相关而己。 验证的目的是排除设计中的错误， 确保该设计符合其技术规范。 而测试的目的则 是检测由加l : 制造_ 1 序衍生的故障。 个业已完成的设计， 可以 用为了测试它而开发的相同向量来验证， 但却不是在升发期 问的验证。 仁 程师们必须开发许多不适用于最终测试但对检测设计错误却是不可或缺的专用 测试平台和向41。 一般说来，自 动测试的高故肺覆盖率可以弥补集成电路产品成品率低的缺 陷。 测试一般分为两种二 功能测试 和制造测试川 。功能测试是为了 测试电 路的逻辑、 时序等 足否i 1 . 确。芯片设 计过程中的模拟和验证都是围绕着电 路的 功能进行的， 属手 功能测试的范 畴; 制造测试是面向半导体 卜 艺的， 其口 的是通过故障覆盖率来控制芯片缺陷率。 一个正确 的设 计并不能保证制造出 来的 芯片就能够止常 _ 作，囚为在制造过程中川能会出 现这样或 那样的问题，比如线与线或层与层之间出 现短路、 线与线之间出现开路等问 题都会导致电 路不能 正常 _ 作 ，因 此 在芯片制 造完成后还要对 它进行 测试， 这就是 制造测试 1-13按 芯片 实际 好 。 坏、 测试好与 坏可以分为四 种m合情况，冷 ， : ( 1 ) 实际好一测试好:表示产荤 ( 0k ) 。 ( 2 ) 实际 好一 测试坏: 表示产量损失，需要改进测试方法或通过产品分级继续利用。 ( 3 )实 际坏一 测试 好 表不 侮百 万芯片 缺陷率 ( d p m : d e t e c t s p e r m il l io n c h ip s ) , 漏 网”的芯片会引起后续系统产品的质量和返修问题，甚至涉及产品信誉。提高测试的故障 覆盖率可降低d p m ( n ) 实际坏一 测试坏: 表示产星损失 口前国内 外普 遍采用先进的e d a设 计技术使得数字集成电 路的设计越来越容易 ， 然in 被 测电 路的复杂程度却越来越高。许多实验m l j i ,电路规模每增加一个数褚级卜 测试生成时问 将增大 三个数量 级， 传统的 逻辑设 计思想使测试生成遇到了 难以 逾越的 障碍。 电 路的 高度集 成化使测试代价问题变得越来越尖锐。 有人做过统计， 在数字产品生成期的s 代价中， 测试 代价约. 1 1 0 6 0 % ( 其差别土要由 产品的 可测性小同而 带来) ，由 此可见 ， 必须降低测试 代价， 把设计易测电路的要求纳入设计 规范， 通过附加硬件或者改变电路结构， 使所设 计的电路易 一 测试 1 . 2芯片自 上而下设计流程 士 一 而卜 丁 o p - d o w n ) 设计 流程 是 一种 从系统的 概念出 发 最终到系 统的 物理实 现 逐步细化的层次化设计方法，如图 1 . 2 所示。从系统总体出发，先确定系统模n -j 的技术要 求和算法: 然后白 上而 卜 将设计内容细化， 选择和设计构造系统所需要的单元; 最后完成系 统硬件的整体设计。 采用自 上而 卜 的设 计力法有利于在设计早期发现问题 这时的改止比较 齐易而且花费较少。 设计中的多次验证可以保证设计的正确性， 减少设计的反复次数， 从而 缩短芯片的设计周期和产品进入市场的时间。 图 1 .2白顶向 f 的设计流程 一般讲设计综合被定义为两种小同的设计描述之间的转换， 但我们这里谈到的综合是 指 一 种将行为描述转换成结构捕述的过程。高层次综合也称为行为级练合 ( b e h a v i o r a l s y n t h e s i s ) 。 它的任 务是 将一个设 计的 行为 级 描 述转换 成寄 存器 传输级的 结 构描述。 它 首先 翻译和分析设计的h d l语言描述， 井在给定的一组性能、 而积或功耗的条件 卜 ， 确定需要 那些硬件资源， 如执行单元、 存储器、 柱制器、 总线等 通常将这一步称为分配( a l l o c a t i o n ) ) ， 以 及 确定在这 一 结构中各 种 操作的次 序 ( 通常 称之为调 度 ( s c h e d u l i n g ) 同时 还可通过 行为级和寄存器 传输级硬件仿真进行验证。由丁实现设计的功能i f) 能有多种硬件结构， 因而 高层次综合的目的是要在满足目 标和约束条利 卜 ， 找到一个代价最小的硬4 1 结构， ) i 使设 计 的功能最佳 逻辑综合是将逻辑级的行为描述转换成逻辑级的结构描述， 即逻辑门的网表。 逻辑级的 行为描述可以是状态转移图、 有限状态机，也可以是布尔方程、 真值表或硬们描述语言。 逻 辑综合过程还包括系列优化步骤， 如资源共享、 连接优化和时钟分配. n 。 优化日 标是面积 最小、 速度最快、 功耗最低或它们之间的某种折衷。 一般讲， 逻辑综合分成两个阶段:( 0 与 1 艺无关的阶段，这时采用布尔操作或代数操作技术来优化逻辑; ( 2 ) 1 _ 艺映像阶段， 这是根据电 路的 性质( 如组合烈 或时 序所 灼及采用的结构 ( 多层逻辑， p l d或f p g a ) 做出 具体的映像，将 艺无关的描述转换成门级网表或p l d或f p g a 的执行文州。 逻辑综合优化完成后，还需要进行细致的时延分析和时延优化。此外，还要进行逻辑 枚拟。 逻辑模拟是保证设 计止确性的关键步骤。 过去通常采) u 软件模拟的方法， 近年来则强 调硬刊仿真 手 段，如通过 p l d或 p p g a 进行仿真。测试综合是捉供白动测试图形1 i 成 a t p g ( a u t o m a t ic t e s t p a t t e r n g e n e r a t io n ) ，为 r 测试性设计 提 供高 故障 覆盖 率的 测试 图 形。 im 试综合还可消除设计中的冗余逻辑， 诊断不可测的逻辑结构， 还能白动插入可测性结构。 物 f , 综合也称版图 综合 ( l a y o u t s y n t h e s i s )。 它的任务是将门 级网 表白 动转换成版图，即完成 布图，布图的详细步骤见 图1 . 3 0 电路图 ( 网表输入) 布i- 1 规划 ( fl o o r p la n ) 布局 ( p l a c e r o u t i n g) 全局布 线 ( g lo b a l r o u t i n g ) 详细布线 ( d e t a i l e d r o u t i n g) 版图参数提取 ( l p e ) 致性检查 ( l v s ) 后模 拟 ( p o s t s i m u l a t io n) 版图 生 成 ( la y o u t ) 掩膜文件 图13布图详 细步骤 布局 规划 ( fl o o r p l a n ) 是对 设计 进行物理划 分， 同 时 对设计的 布局 进行规 划和 分析。 在 这一步骤中， 面向物理的划分， 其结构层次可以与逻辑设计的划分有所不同。 布图规划可以 估算出较为精确的互连延迟信息， 顶算芯片面积以 及分析得到何处为拥挤的布线区域 布局 是指将模块安置在芯片i _ 的适当位置， 对能满足 一 定的日 标函数 一般布局时总要求芯片面 积最小， 连线总长 最短和电性能最优且容易布线。 布局又分为 初始布局和迭代改善两个子步 骤。 进行初始布局的日的是提高布局质量及减少 卜 一步迭代改善时的迭代次数， 而迭代改善 是设法加以 优化的过程， 它是决定布局质量的关键。 布线是根据电路的连接关系描述 ( 即连 接表) ， 在满足工 _ 艺规则的条件和电学性能的要求 卜 ， 在指定的区域 面积、 形状、 层次等) 内白分之白 地完成所需的互 连， 同时要求尽可能优化连线长度和通孔数目。 般有两种布线 方法: 一种是面向线网的布线方法， 它是直接对v.个电路进行布线， 布线时通常采j i j l ilo 序力 式; 另 种称为 分级布 线， 它将布 线问 题分为全 局布 线( g lo b a l r o u t in g ) 和详 细布线( d e ta i le d r o u t in 乡这是 一种面向 布线区 域的 布线 方法， 这种方法 通过 适当 的 划分， 将整 个布 线区域 分为若千个布线通道区 ( c h a n n e l ) ,然后进行适当的布线分配，即将个线网的所有端点 的走线路径分配到相应的通道区中; 接着是进行详细布线， 对分配到当前通道区中的所有线 网段的集合，按照一定的规则，确定它们在通道中的n体位置 在完成布局， 布线后， 要对版图进行设计规则检杏， i牡 学规则检杏以及版图与电路图的 一致性检杏，在版图寄牛参数提取的基础上再次进行电路分析 ( 即后模拟)。 在深亚微米的版图设计时， 还有两个因素要考虑: 个是当走线过长 时产生的大线效应 ( a n t e n n a e f f e c t ) 会对电 路的时序产生影响;另 一 个情况是当两条平行的走线非常靠近时， 它们的拙合效应会产生交叉干扰 ( c r o s s - t a l k )。也 会对电路的时序造成不利的影响。 只有在所有的检杏都通过并被证明止确无误后， 才将布图结果转换为掩膜文件。 然后由 掩膜文科设法生成掩膜版，通常这是通过掩膜版发生器或电f - 束制版系统得到的 1 . 3可测试性技术的产生 显然， 过去那 种由 设计人员 根据所完成的 功能要求来设 计电 路的系统， 而测试人员 根据已 经设计或研制完毕的系统或， 匕 路来制定测试的方案， 这一传统的做法已不适应实际生产的要 求。 这就需妥功能设 计人员 在设 计系统和电 路的同时， 应考虑到测试的 要求， 即 衡w 个系统 和电路的标准不仅有实现功能的优劣， 所用元器件的多少， 而巨 还要看所设训的系统和电路是 否易测， 测试是否方便。这就是所谓的可测性设计 图1 . 4 显t了 采用无约束设计和采用可测性设计后的测试开销的关系， 从图中可以看出 对手 无约束设计， 测试开销随着电路规模的增人呈指数上升， 而采用了可测性设计之后， 测 试开销与电路规模基本旱线性增长 关系。因此，对于us 工 ，可测性设 计是必不可 少的。 df t 1 2 3 4 5 6 7 8 9 1 0 1 1 1 2 g.1 0 0 0 图1 .4 测试开 销与 电 路规模的关系 卜 卜 一 侧试开销d一一门数u d 一一无约束设计 d f 7一 一 可测性设计 可测试性的概念最早 产生于 航空电子 领域， 目的是为了 改善被测试对象的设 计使其更便 子 测试 最早 由f . l i o u r 等人丁1 9 7 6 年 提出 “ ) 。 随 后， 美国囚 防部相 继 颁布r m i l - s t d - 4 7 1 a 通告 1 1 设备或系统的机内测试、外部测试、故障隔离和可测试性特性要求的验证及 评价 叹 m i l - s t d - 4 7 0 a 系统及设 备维修性管理人纲 , m i i - s d - 2 1 6 5 电子 系 统及设 各的.ij 测试 性大 纲 下 扫 ，等一 系列与 可测试 性相关的 标 准规范 其中 ， m 1 l - s t d - 2 1 6 5 i i1 测试性大纲将可测试性作为与可靠性及维修性等同的设计要求， 并规定可测试性分析、设 计 及 验证 的 要 求 及 实 施 方 法 ， 该 标 准的 颁 布 标 志 着可 测 试 性 作为 门 独立 学 科 的 确立 。 测试 代价土 要分两个部 分， 测试生 成代价和测 试码置入代价， ，可 测试 性设 计 d f t ) il 是基于测试生成而提出的，n在提高逻辑电路自 动测试生成矢量 ( a t p g ) 算法的有效性。 因 此 可测试性设计土要包括两个方面的内容: 降低测试生成代价的设计及降低测试码置入代 价的设计。 d e s i g n f o r t e s t a b i l i t y国内文献人都泽为可视 ( 性设计，但实际上它指的是电路的易 测性设计，因此， 可测性亦是缝 度测试难易的概念， 而不是举度可测/ 不可测的概念。当然， 这里的难 / 易乃是相对而育的， a无绝对的标准。 也可以认为， 不1 1) 测故阶是可测故障的极 端情祝。 可测性设计要解决的问题是如何变难测故障为易测故阶， 即降低数字系统的测试难 度，并不是 定要把小可测故障都变成。 日 测故障 通俗地说，一切考虑了测试要求的设计， 或者 说一切能使测试生成和故障诊断变得比较容易的设计都可称为可测试性设计。 一股说来，一个易测电路卞 要有以下特点: ( 1 )电路很容易置成所需要的初态; ( 2 )电路的内部状态很容易用测试模式从电路的初级输入控制; ( 3 )电路的内部状态很容易通过电路的初级输出，或者利用专 门的测试点唯一识别 测试是通过控制和观察电路中的信号， 以确定电路是否正常 作的过程， 因此， 电路的可测试 性包括两方面的含义: ( 1 ) iii 控制 性 ( c o n t ro l la b i lity )。 表示通过， l 路初始输入 端 ( p i : p r im a r y i n p u t ) 控制 电路内部一 竹 点的逻辑状态的难易程度。 如果电路内部 i 点可被驱动为任何值， 则称该i 点足 可 控的。其中从 p 1 控制某引线为逻辑 1 ( 0 ) 的难易叫做该引线的 1 ( 0) 可控制性。如图 1 . 5 a ) 中相等校验器 1 c 的输出a 是0 可控制的，1 不可控的，因在， i 常情况 卜a 的输出 总是0 。为改善a的1 可控制性.可在相等校验器的一个输入插入一个与门，利用汀1 的 - 个 输入c l 作为 控制端， 把校验器置成不相等状态， 使a 成为1 可 控制性的， 如图1 . 5 ( b ) 所t。 一般说来，要改善电 路中 引线a 的0 可控制性，可插入与门，如图1 . 6 ( a ) 所示， 川c 置0 使a 尸 置0 代替原电路的a 置0 ; 而要改善a 的1 可控制性则r ij 如图1 . 6 ( b ) 所示， 插入或门，用c置 1 使a 置 1 代替的a 置 i ; ( 2 ) 可观察性 ( o b s e r v a b i l i t y ) 表示通过控制p 1 , 将电 路内部竹 点上的控制故障传播到初 始输出( p o : p r i m a r y o u tp u t )以 便 对其 进行 观察的 难易 程 度。 亦即 从电 路的 初 级输出 或者 其它特殊的测试点观察电路内部引线逻辑状态的难易。 如果电路内部竹 点的取值可以 传播到 电路的输出端 ( 用于观察)，且其值是可预知的，则称该节点是可观察的。 (几 )(h ) 图1 . 6 p i 控制性的改普 图1了可观察性问题 图1 . 7 中， 把a , b 和c 二个子电 路并接到多数表决器m v卜 ，在h 处可直接石到表决结 果通过/ 小通过， 但不能直接观察到a , b 和c 的只 ( 表态) 。 如果要问a , b 和c 在1 处的 可 观察性，则需分析把八 ，b 和c卜 的故障信号传播到f 的可能性。若以高电平代表通过， 低电平代表不通过，则有: f二ab+b c+c a f 二ab干bc+ca ( 1 - 6 ) rj1 山此可知，只有知道 a , c 表态不同时，在f 处才能问接观察到n 的表态， 从“ 处观察b 的表态。要想直接观察a , b和c ，可从a , b 和c 直接引出观察点 否则就无法 。实际 卜 _ ， 可控制性和. if 观测性所描述的就是对产.um 进行测试时信息获取的难易程度 很多可测试性力 法都是针对改善可控制性和可观察性提出的 ; 1 . 4可测试性设计的准则 引入可测试性设计的目的在于为电路和系统提供 、 泛的可测试性特点， 以便于 支持芯片 测试、 印制板测试、 印制板上的芯片测试以 及系统诊断等所有的测试情况， 丰富的芯片资源 为可测试性设 计的实现提供了)阔的空间。 随着对可测试性设计研究的 深入， 以 及可测试性 设计在电路和系统测试中的成功应用， 己逐步建立起套较为系统的关于 可测试性设 计的设 计准则和方法论，它涉及以卜 7 个方而的内容: ( 1 ) 实现芯片级逻辑电路可测试性设计。芯片是组成电路系统的基木单元， 芯片级可访 问性设计足更高层次可测试性设计的基础和起点; ( 2 )具 有高的 测试效率 应支 持静态的单 拍 测试和多 拍的 带 速度测 试( a t- s p e e d te s t) ， 利 用被测电路中的测试逻辑实现测试代码的生成和测试响应的处理; ( 3 ) 覆盖) 的故障模型并支持多种测试方法的实现。在支持电 压测试 方法 如 结构测试 和功能 测试 ) 的 基础卜 ，同 时 也支持电 流测试方法( 如111d+ 测 试) ; ( 4 )实现统的测试接口和测试信号协议。 统一的测试接日 和测试信号 协议， 有利于 实 现测试总线的连接和测试系统的组织，以及支持系统环境中层次化测试的实现; ( 5 ) 实现设计的标准化。可测试性设计的标准化是保证测试技术通用性的关键; ( 6 ) 实现测试逻辑的规范化描述和测试逻辑的自 动综合。实现测试逻辑的规范化描述， 将测试与综合结合起来， 以自 动化的力式来实现可测试性设 计是缩短设计开发周期的必然要 求; ( 7 ) 研究可测试性设计对测试算法和测试设备的影响。v l s i 可测试性设计的引入极人 地简化了 测试算法的复杂度和测试设i ,t 的复杂度， 对测试算法和测试设备的设计产牛了 深远 的影响 1 . 5可 测试性的关键技术 1 . 5 . 1 可测试性度最 要提高产un 的可测试性， 首先要对产品的可测试性水平进行描述， 也就是进行可测试性 度量。 可测试性度最方法需满足精确性和简单性两个要求。 所谓精确性是指可测试性度量方 法能准确地预计产品测试程序生成的困难， 井且定位到产品的某一部分， 从而便厂 对产品设 计进行更改。而简单性要求则是指度量可测试性的计算苹应小于 测试程序生成的计算量， 否 则 ， 可测试性度举方法就会失去实际的应用意义。目 前的可测试性度晕方法土要是 针对数字 电路系统，包括: s c o a p测度、 s t a f a n测度、p r e d i c t测度、动态的c o p度、 动态的s c t n 测度， 等竹洲”。 1 . 52可测试性机制的设计与优化 川测试性设计的过程就是将某种能方便测试进行的可测试性机制引入到产n . 中， 提供获 取被m j 对象内部测试信息的渠道。显然， 合理、有效的设计川测试性机制是成功提高j , 品可 测试性水平的基础。 现有的可测试性机制设计方法包括: l f s r方法、 电平灵 敏设 计、 t o n g技 术、 边界扫 描机 制， 等等u 一 i i 。 可测试性机 制的引 入 可以 提高系 统的 可测 试性指 标， 降 低产 品的全寿命周期费用， 但同时也会在一定程度上 提高产品的成本。 因此， 综合权衡可测试性机 制的性能和费用下 进行可测试性机制的优化设计是可测试 性技术能否成功应用的另一个重要 因素” j 1 . 5 . 3 测试信息的处理与故障诊断 为了实现提高产品质星和可靠性， 降低系统全寿命周期费用的口 标， 要求可测试性技术 能够方便、快捷地获取有关被测户品状态的信息， 确定产品1 作止常与否、性能是否良 好、 超否存在 故肺以及存在何种故障， 以便于 采取调整设计、 寸 ” 除故障、更 换备件等后续钓为 在对复杂的对象进行测试时， 难点往往不在于如何获取测试信息， 而在上 如何对所获取的人 ;, ; 信息进行处理。 例如: 对1 几 一个具有n 个测点的数字电路i f0 言 ， 所能获取的测试信总 的总= c 为n. 2 n 位， 随 着n 的 增大， 测试 信息总4 ? 旱 指数增长 显 然， 能 否对 所获 取的 测试 信 息进钓 有效处理少 1 对可能存在的故障进行精确诊断， 是可测试性技术成功应用的关键。 1 . 6测试经济学【 11 对企业来说，到底采不采用d f t ,若采 d f t ,采用何种d f t ，采用的d f t技术用到 何种程度都要与企业的利润挂钩，这就是测试经济学。 讨论 d f t相应的经济问 题，首先必须分清是在哪一个层次讨论，芯片层次还足电路版、系 统层次?从系统或电路版的层次来谈是明显的，因为有名的 1 0规则保证 了 我们必须仲川 d f t( 1) 。以 卜 将针对芯片层次来讨论。d f t带来的司能对企业平 润有影响的儿个方面 d f t对芯片血积的开销 过去在讨 论 d f t的经济因素的时候，谈的最多的就是面积开销。与其它因素相比，z 片面积的开销是最容易晕化为成本的，因此在早 期的d f t成本模型中， 厅 主 往是以血积作为 核心因素。这种考虑的更重要的原因是在过去芯片规模和当时 d f t技术条件 卜 ，芯片面积 开销是非常巨大的， 但是随着丁 _ 艺水平的提高， 测试电路的开销it , 总芯片面积的比例将降低 尽管芯片面积开销的比例在减小， 但是这个成本仍然是芯片商需要谨慎考虑的问题， 因 为任何 1 %一3 %成本的增加仍然会使利润降低。当然如果系统集成商确实需要系统级的测 试或者能给芯片商白己带来好处的时侯，比如测试成木的 卜 降， 上市时问的缩短等等， 芯片 而积开销的增大会被这些有利因素抵消掉。 ( 2 ) d f 丁对性能的影响 不管何种 d f t技术，都或多或少地会对芯片的性能产生影响，比如边界扫描要在每 个输入输出端日处插入边界扫描寄存器 ( b s c ) ，至少在正 常 1 作的时侯信号要多通过一个 多路开关，这就带来了额外的延时，降低了芯片的性能。 随着 1 艺发展到深亚微米时代， 连线延时已 经取代了门延时在芯片总时延中的位置; 同 时时钟频率越来越高，单个连线的延时在总延时的比重下降，因此 d f t带来的性能 卜 降问 题在很大程度上得到了 缓解。 ( 3 ) d f t 对成品率的影响 制造商对测试的要求是要降低芯片的逃逸率 ( e s c a p e ,即有故障的芯片没有被检测出 来) ，由式 ( 1 -5 )可知，有效测试能大人降低逃逸率，若y =0 . 9 0 , m / n =8 0 %，则可以将 d l 从没有测试时的1 0 %降到2 . 0 9 %o d f t 的作用在于方便测试，提高故障覆盖率，从而降 低逃逸率。 一般说来， 应该在测试成本与取得的逃逸率之间进行折衷， 并不是故障覆盖率越 p ) ,逃逸率越低就好，这会大大增加测试成本 ( 4 ) d f t 对芯片质星的影响 芯片质量土要体现在两个方面: 一是芯片制造商的逃逸率要尽可能地小， 一 足芯片的间 隙故障、缺陷尽可能地被检测出来，这就需要老化测试 ( 5 ) d f t 对芯片上市时间的影响 产品的卜 市时间 对于 企 业至 关重 要， 上.， 时问 对于 企 业利 润的 影响 一 般 采m c k i n s e v 的 研究成果，其两个重要的结论如 卜 :上市时问晚3 个月， 利润减少 1 0 %; 几 市时间晚6 个 月，利润减少 3 3 %.当然他没有给出何时产品应该 卜 市，所以这个模型也不能用来确切估 计l 市时间对利润的影响， 但是至少看出利润刘上市时间是极为敏感的。 与芯片测试相关的 影响上 市时间因素有:测试电路的设计时间、测试设各 ( a t p g , t e s t s i m u l a t i o n )及设计 。 _ 艺调 试 无疑测试电 路设计 ( t c d ) 将推迟上市时间，缩短t o) 时间的方法应该是开发 。 设 计 流程一致和相互配套的 d f t设计软件。测试准备包括测试矢量的编写和模拟， 个高效的 测试矢量集能缩短e - s o rt的时间，但同时也要付出相当长的时间来编写和模拟矢量集。 d f t 无疑能降低测试准备时间， 是否采用.高 效的矢量集取决r 芯片的类型， 如果是一 个销星大的 芯片，花一两个月来准备久量集是合理的但一个销星小的芯片则划不来。 ( 6 ) a t e设备的成本 在过去的儿 卜 年间，白 动测试设备在集成电路测试中. 有重要地位， 但是随着芯片规模 按摩尔 定律膨 胀， a t e 设备己 经力不从心了 据1 9 9 9 年n t r s ( n a t io n a l t e c h n o lo g y r o a d m a p f o r s e m i c o n d u c t o r ) 预测， 如果 还小借助于可测性设计的话， 未来a t e设条的成本将会超过 2 0 m $ , 到2 0 1 4 年测试一个品体管的成本将会超过制造个品体管的成本;小仅如此， a t e 设各性能提高速度也远低于芯片性能提高的速度，1 9 9年 n t r s预测 a t e设备的速度将以 每年 1 2 % 增民 ， 而高端处理器主频增l: 速度是3 0 % , a t e设 备时 序精度不足将会导致收 益降低和成本提高。一次如何通过可测性设计来弥补 n i e设备成本和性能小足将是需要重 点关注的问题。 虽然有些经济模型) i 来帮助 d f t的决策，但还是远远不够的。比如对芯片性能的影 响，本身产.n ft能对于企业获得利润就没有个完整的模型，更谈不上 d e i 对性能的影响 带来的利润是减少了多少。因此日 前 d f t技术更多是一种“ 艺术” ， 而没有个定星的模犁 可以帮助设计人员进行决策 互 1 . 7支持可测试性设计的产品 e d a行业已经开发出了两类产品来解决测试问题:一类是a 丁 p g( 自动测试图形生成) ， 它可通过检验电路网络和各种功能来提供测试向量;另类是 d f t( 可测性设计) ，它可在 芯片内生成各种逻辑结构， 以便在测试器件时支持生产。 设计师们经常在同一芯片中运用这 两种方法，因为每种方法的特点是相互补充的 把扫描结构或 b i s t结构插入设计中的大多数 1 具是根据门级网表来 作的 _ 程师们 设计r t l( 寄存器传送级)的功能电路。然后利用综合 l . 具来生成等效的门级表示法。利用 这 一 网表， d f t工具就可添加所需的逻辑电 路来支持扫描或 b i s t ， 这取决于 设计的性质 测试 卜 程师和逻辑设计师合作实现d f t 收敛是很乖要的。 d f t 收敛就是在设计的何个阶段满 足所有测试要求，以避免因部分设计不能测试而导致的高成木的返一 。为了支持这种方法， 各种d f t 1 . 具必须在综合流内很好地土 _ 作， 以便逻辑设计师能很容易地评估d f t 对设计的影 ” 向 s y n o p s y s 公司的开发的d f t c o m p i l e r of t 编译程序)与t e t r a m a x a t p g i : 具二 配合 使用。 d f t c o m p i l e r 与d e s i g n c o m p i l e r( 设计编译程1 3 ) 一起使用， 完成一次性通过的 扫 描综合。多年来， m e n t o r g r a p h i c s 公司 在d f f 领域扮演卞要角色。该公司可提供用于可测 试性分析的f a s t s c a n 具套件。f a s t s c a r 】 支持多种故障模型，以帮助设计师确保他们的产 1un ri 满足生产测试需要。 ! _ 程师可以利用 b s d a r c h i t e c t来生成符合 i e e e 1 1 4 9 . 1标准的边 界扫描电路，利用 m b i s t a r c h i t e c t来生成)