篮球记分牌设计-职业学院毕业设计说明书(论文)

南 京 理 工 大 学 毕业设计说明书(论文) 作作者者:杨茜学学 号号：541122100142 教学点教学点:常州轻工职业技术学院 专专业业:机械电子工程 题题目目:篮球计分牌设计 指导者：指导者： (姓 名)(专业技术职务) 评阅者：评阅者： (姓 名)(专业技术职务) 年月 南 京 理 工 大 学 毕 业 设 计 （ 论 文 ） 评 语 学生姓名： 杨 茜班级、学号： 10 机 电 升 本 541122100142 题目： 篮 球 计 分 牌 设 计 综合成绩： 指导者评语： 指导者(签字)： 年月日 毕 业 设 计 （ 论 文 ） 评 语 评阅者评语： 评阅者(签字)： 年月日 答辩委员会（小组）评语： 答辩委员会（小组）负责人(签字)： 年月日 毕 业 设 计 说 明 书 （ 论 文 ） 中 文 摘 要毕 业 设 计 说 明 书 （ 论 文 ） 中 文 摘 要 作者: 杨茜 二零 XX 年 X 月于常州轻工职业技术学院 摘要摘要: :体育比赛中的计分牌系统是对体育比赛过程中所产生的时间、比分等数 据信息进行快速采集、加工处理、传递和利用的系统。此系统能否清晰、稳定、 精确的反应体育比赛中的客观数据，直接影响到比赛的公平性公开性。本文针对 上述情况研制了篮球计分牌设计系统。 本设计采用新型的 AT89C52 单片机,并配有 DS12887 实时时间控制芯片,利用 8279 可编程键盘显示接口芯片及 MC1413 功率驱 动芯片,74LS373 锁存储器实现篮球计分牌的自动计时功率. 关键词关键词:单片机,计分牌,倒计时,数码管,8279 可编键盘显示芯片 毕 业 设 计 说 明 书 （ 论 文 ） 外 文 摘 要毕 业 设 计 说 明 书 （ 论 文 ） 外 文 摘 要 Title篮 球 计 分 牌 设 计 ABSTRACT: The system of time and score recorded in the sporting games is the one like this: the data about time and socres that generated inthe process of the games can be collected rapidly,processed,transmited and be used.If the system can reflect the objective data in the games clearly,stably and accurately,it will affect the fairness and impartiality ofthegames.According to this,calculagraph and scores recorder of the basketball games are researched and designed in this paper.The designed use the new type MCS-AT89C52 and fit in with DS-12887 carry out time regulation making use of programmal keyboard scan control and display control chip -8279,and power driver chip MC1413P match data register 74LS373 relize ,basketball score brand sAutomatic calculate function. KEYWORD: MCS, score brand ,LED,programmal beyboard scan control and display control chip , Count down. 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第6 页 共6 2 页 第 6 页 目次 绪绪 论论7 前前言言 8 第一章第一章 MCS-51 单片机简介单片机简介 9 第二章各部件的原理介绍第二章各部件的原理介绍 10 第一节 89C52 与 8031 的区别 10 第二节实时时钟控制芯片12887 功能概述13 第三节 8279 功能概述及内部结构17 （1）8729 引脚功能18 （2）8729 内部结构21 （3）8729 的命令格式与命令字23 第四节锁存器 74LS373 29 （一）锁存器的概念和特点30 （1）锁存器的概念30 （2）锁存器的主要特点31 （二）8 位锁存器 74LS373 31 （1）引出端排列图和逻辑功能示意图31 （2）逻辑功能32 （3）主要特点33 （4）逻辑仿真33 第五节 MC1413 特点简介34 第六节总线驱动芯片 74LS244 35 第三章总体原理介绍第三章总体原理介绍 36 结论结论 60 致谢致谢 61 参考文献参考文献 62 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第7 页 共6 2 页 第 7 页 绪绪论论 在本设计中采用 AT89C52 单片机核心,结合外围功率驱动电路,采用软硬件 结合,客观实现篮球计分牌的自动计时计数功能. 本设计中主要的元器件有: AT89C52 微型单片机 8279 可编程键盘显示接口芯片 74LS373 锁存器 MC1413 功率驱动芯片 DS12887 实时时间控制芯片 七段数码管 数据总线驱动芯片 74LS244 本设计硬件电路总体可分为三大部分:第一部分是单片机 AT89C52 为中 心的主控电路,其中 AT89C52 为整个电路的数据处理与控制核心.第二部分是以 DS12887 实时时间控制芯片为中心的计时电路、MC1413P 功率驱动芯片。第三部 分是以 8279 可编程键盘显示接口为中心的显示电路与单片机相连。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第8 页 共6 2 页 第 8 页 前前言言 本设计利用新型的 AT89C52 单片机，并配有 DS12887 实时时间控制芯片和 MC1413 功率驱动芯片。74LS244 总线驱动芯片，锁存器 74LS373 配合使用，实现 了篮球计分牌的自动计分、计时功能。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第9 页 共6 2 页 第 9 页 第一章第一章 MCS-51MCS-51 单片机简介单片机简介 单片机是将微机中的中央处理器、内存储器（RAM 和 ROM）以及输入/输出接 口电路（包括定时器/计数器、并行 I/O、串行 I/O）等集成在一芯片上的微型计 算机，它体积小、功耗低、控制能力强、价格低廉、功能完善。 MCS-51 系列是继 MCS-48 系列之后发展起来的高档 8 位单片机。在总结 MCS-48 系列及扩大应用功能的基础上，推出的 MCS-51 系列单片机，扩大了片内 存储器容量及外部存储器寻址空间增强了指令及寻址功能， 扩大了并行 I/O 口和 新增设全双串行 I/O 口增加了中断源及优先级新增了乘除法， 比较和操作加强功 能指令，克服了 MCS-48 系列存储器容量小，运算功能弱的不足，提高了全机的 操作速度等。 MCS-51 系列是功能极强的 8 位高档单片微机。它现为用于简单的测控系统。 又是拥护复杂的测控系统，特别是运用于逻辑控制由于它功能价格比高，组成应 用系统灵活方便所以是当前国内普遍选用的机种。 MCS-51 系列单片微机从其制造工艺上可分为 HMOS 和 CHMOS 型两种。即 8051/80C51，从其功能结构上又可分为 8051/8751/8031，8052/8752/8032H 和 8044/8744/8344 以及 80C51/87C51/80C51/87C52/80C32 等多种产品。 MCS51 系列单片微机内部包含如下功能部件： 8 位 CPU 振荡器和时钟电路； 4K/8K 字节的程序存储器; 128/256 字节的数据存储器; 可寻址外部存储器和数据存储器各 64K 字节； 二十多个特殊工功能寄存器； 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第1 0 页 共6 2 页 第 10 页 32 线并行 I/O 口； 1 个全双工串行 I/O 口； 2/3 个 16 位定时/计数器； 5/6 个中断源，有 2 个优先级，同级中断则按优先顺序查询； 具有较强功能的位处理（布尔）能力。 第二章各部件的原理介绍第二章各部件的原理介绍 第一节第一节 89C52 与 8031 的区别 在此对 40 条引脚的双列直插封装（DIP）方式的 8031 单片机进行功能介绍： 1）主电源引脚 GND（20 脚） ：电路地电平 VCC（40 脚） ：正常运行和编程校验时为+5V 电源 2）外接晶振或外部振荡器引脚 XTAL1（19 脚） ：接外部晶振的一个引脚。在单片微机内部，它是一个 反相放大器的输入端，这个放大器构成了片内振荡器。当采用外部振荡器时，此 引脚应接地 XTAL2（18 脚） ：接外部晶振的另一个引脚，在片内接至振荡器的反相 放大器的输出和内部时钟发生器的输入端采用外部振荡器时， 此引脚接外部振荡 信号的输入 3）控制选通或电源复用引脚 RST/VPD（9 脚） ：RST 即 Reset（复位）信号输入端，振荡器工作时，由 该引脚输入脉宽 2 个以上机器周期的高电平时复位单片微机。外部在 RST 与 VCC 之间接一个电容（约 10F）和在 RST 与 VSS之间接一个电阻（约为 8K） ，实现 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第1 1 页 共6 2 页 第 11 页 加电复位功能，VPD为备用电源输入端，即当 VCC掉电时，由此引脚提供备用电源 以保持内部 RAM 的信息 ALE / PROG（30 脚） ：ALE，允许地址锁存信号输出。当访问外部存储器 时 ALE 信号的负跳变将 P0口上的低 8 位地址送入锁存器， 在非访问外部存储器期 间 ALE 仍以 1/6 振荡频率固定不变的速率输出，可作为外部时钟或定时信号用。 当访部外部数据存储器时，将以 1/12 振荡频率输出。 PESN（29 脚） ：访问外部程序存储器选通信号，低电平有效。在访问外 部程序存储器读取指令码时，每个机器周期产生二次 PSEN 信号，在执行片内程 序存储器取指令时， 不产生 PSEN 信号。 在访问外部数据存储器时， 亦不产生 PSEN 信号。 EA/VPP（31 脚）: EA 为访问内部或外部程序存储器选择信号，当 EA 保持 高电平时为访问内部程序存储器； 当程序指针 PC 值超过片内程序存储器地址 （如 8051/8751 的 PC 超过 0FFFH）时，将自动转向外部程序存储器继续运行；当 EA 保持低电平时，则只能访问外部程序存储器。VPP为片内 EPROM（8751 型）编程电 压输入端。在片内 EPROM 编程时，由此引脚提供编程高电压。 4）多功能 I/O 引脚 P0口（3239 脚） ：8 位漏极开路双向并行 I/O 端口。当访问外部存储器 时，它是地址总线（低 8 位）和数据总线复用；外部不扩展而单片应用时，则作 双向 I/O 口用；在进行片内程序校验期间，作指令代码输出用，可带 8 个 LSTTL 负载。 P1口（18 脚） ：8 位准双向并行 I/O 端口，在片内程序校验期间，作低 8 位地址用。对 8052 型单片微机而言，P1.0 和 P1.1 具有第二变异功能。它可带 4 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第1 2 页 共6 2 页 第 12 页 个 LSTTL 负载 P2口（2128 脚） ：8 位准双向并行 I/O 端口，当访问外部存储器时作高 8 位地址用；不作外部功能扩展（单片应用）时，则作准双向 I/O 口用；在片内 程序校验时作高 8 位地址线用。它可带 4 个 LSTTL 负载 P3口（1017 脚） ：具有内部上拉电路的 8 位准双向并行 I/O 端口。它还 提供待殊的第二功能。 它的第一位均可独立定义为第一功能如 I/O 口和第二特殊 功能。 八位单片微控制器 AT89C52 是一个具有 8K 字节的电可擦除只读存储器 EEPROM 的高性能微控制器。本器件与工业标准 MCS51 的指令组和引脚兼容。 AT89C52 是一种功能强大的微控制器。AT89C52 的特点：8K 字节 EEPROM，256 字 节 RAM，32 根 I/O 线，三个 16 位定时/计数器. 89c52 特点： 1.与 MCS51 系列单片机有很好的兼容性 2.系统内部有 8K 字节的可编程 FLASH 存储器可耐持擦写 1000 次。 3.静态工作频率为 024MHZ 5.具有三级程序存储器加锁 5.有 256 字节内部存储器 6.32 可编程 I/O 总线 7.三个 16 位定时计数器 8.8 个中断源 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第1 3 页 共6 2 页 第 13 页 9.具有可编程连续通道 10. 低功耗空闲和掉电方式 89C52 与 8031 不同点： （1）89C52 的引脚 EA 接5V，而 8031 的引脚 EA 接地； （2）89C52 内部有一个 8K 的 FLAH，EEPROM。 第二节第二节 实时时钟控制芯片12887 功能概述 引角与 MC146818B 和 DS1287 是兼容的， 总体上说在断掉电源情况它可工作 10 年，超级 自我保持系统由锂，石英和支持电路构成。 DS12887 实时时钟脉冲存储器是被设计成直接代替 DS1287 的存储器。 DS12887 在形式上功能上与 DS1287 相类似，附加 64 字节的总线存储器。 锂电池，石英晶体，和写保护电路被封装在 24 引脚双列直插式的集成块内。 DS12887 是在一个完全独立的典型分系统中代替 16 个部件的元件。其功 能保持实时时钟，警报，百年日历，程序中断，方波发生器，和114 字节的 静态存储器，它是一个在掉电情况下还能保持记忆的特殊的时钟芯片。 实时时钟功能继续运行，所有的存储器，时间日历和警报将会保存在记忆 地址中，除非 Vcc 输入。当 Vcc 电压达到或超过 4.25V 时，设备运行接近 20 秒 后，就提供了振荡器运行和振荡器倒计时不被复位，在上电以后，计时系统稳定 运行。当 Vcc 电压低于 4.25V，片选输入被忽略，所有输出处于高阻抗抗状态， 当 Vcc 降到小于大约 3V 时，额外提供的电压 Vcc 被关掉，内部锂电池向实际时 钟和存储器提供电源。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第1 4 页 共6 2 页 第 14 页 信号描述: Vcc 是+5v 输入电源 当 5V 被正常限制电压中时，设备充分被利用、数据能被读写。当 Vcc 低 于 4.25V 时数据不被读取和写入，然而在低于输入电压时延时功能继续无效。当 Vcc 低于额定的 3V 时，存储器和延时器由内部锂电池给予供电，除非电压输入 接 Vcc 脚，否则延时功能将精确到 25 oC 时1 分钟/月的程度。 以下图解描述引角连线与 DS12887 其内部每个引角的功能 MOT（Mode Select ） 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第1 5 页 共6 2 页 第 15 页 模式进选择脚提供了两种工作模式的灵活选抬择功能，当接 Vcc 时，摩托罗拉 定时块被选取，当接 GND 时，英特尔定块被进取。此引脚有一大约 20K 的内部 下拉电阻。 SQR(Square wave output ) 方波输出引脚能输出被实时时钟芯片内部驱动器提供的信号。 如下图表 1 所 示 SQR 引脚频率可由程序寄存器 A 进行改变。SQR 信号可以利用寄存器 B 中 SQR 位进行控制信号的开启与关断。 一般来说当 Vcc 低于 4.25V 时 SQR 信号不能被利 用。 AD0-AD7（双向复合地址数据总线） 复合总线具有保存引脚的功能，地址的、数据信息分时复用通信号路线。当 在第一部分总线周期内相同的引脚和信号通道被用于第二周期内的数据总线时， 地址信号被发送。地址/数据分时复用不会对 DS12887 的存储时间有任何影响， 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第1 6 页 共6 2 页 第 16 页 因为总线从地址转换为数据的过程中是内部存储器进行存取时间。 地址信号必须 在 AS/ALE 的下降沿之前才有效。在 DS 和 WR 脉冲的后半部分才可传送或保持稳 定的读写信号。 AS（addressstorobeinput ） AS/ALE 下降沿时地址将被锁存在 DS12887 中当另一下上升沿来临时 AS 总线 内地址将被清空，存取信号指令将被送入 AS 总线。 DS(data strobe or read input ) 根据 MOT 引脚的功能，DS/RD 引脚有两种运行模式，当 MOT 引脚连 Vcc 时，摩 托罗拉计时总线被选中，在此模式下，DS 为正脉冲。 R/w (read/write input ) R/w 引脚也有两种运行模式，当 MOT 引脚与 Vcc 相连时摩托罗拉计时器， 当 DS 为高电平时，显示读周期。 当 DS 为低电平时显示写周期 当 MOT 引脚与 GND 相连时，为英特尔计时器，工作在这种模式下，R/w 与通 用 RAW 中的可读信号 WE 有相同的意义。 DS12887 地址包括 114 字节存储器，其中有 10 字节的存储器为 RTC 时间， 日历和警报数据，有 4 字节用于控制，除了以下三种特殊情况其余 128 字节能被 直接用于读写。 1C、D 寄存器为只读 27 位 A 寄存器为只读 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第1 7 页 共6 2 页 第 17 页 3高级命令的第二字节为只读 A、B、C、D 四个寄存器段中的描述。 DV0DV1DV2 这 3 位被用作控制振荡的开关和倒计时复位在 010 模式， 时控制掁荡器打开 并允许 RTC 延时在 11x 模式时重新启用掁荡器但保持倒计时复位。 第三节第三节8279 功能概述及内部结构 数据输入和显示乃是多种微处理器系统设计中不可分割的一个环节，因此， 系统设计人员需要一种既能控制数据输入和显示， 而又不给 CPU 增加很大负担的 接口器。8279 恰好能满足这样的要求。 。 备注：备注： 1电压均为以地为参考点的 2所有输出端均为找开的 3MOT 引脚带有一个 20k 的内部下拉电阻 4当 AD0AD7,IRQ 和 SQW 被选用时处于高阻抗状态 5IRQ 引脚被悬空 6实时时钟将延时计时精确到1 分钟/月 8279 有键盘控制和显示控制两个部分。前者可与常规打字型键盘或各种开 关借口；后者能驱动字符数字显示，这就把 CPU 从键盘扫描和显示更新中解放出 来。 8279 可直接同微处理器的数据总线相连接， 8279 的所有运行方式均可由 CPU 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第1 8 页 共6 2 页 第 18 页 用程序来设定。 1、输入方式 扫描键盘有编码（88 键键盘）或译码（48 键键盘）扫描线。 按键盘操作产生一 6 位的键位置编码， 位置和换位以及控制状态信息被 存放在先进先出队列中。有自动去抖动功能，有双键锁定以及 N 键巡回 功能。 扫描传感阵列有编码（88 矩阵开关）或译码（48 矩阵开关） 扫描线。开关状态（闭和或分断）存在 CPU 可寻址的 RAM 中。 选通输入在控制线选通期间，返回线上的数据均被输送的到队列 中。 2、输出方式 8 或 16 字符显示，显示输出口可为单一 8 位口，也可做两个 4 位口。 右端送入或左端送入显示方式。 3、其他功能特点 时钟分频器： 当有键盘或传感器数据时，会产生中断信号以告知 CPU； 8 字节 FIFO 存放键盘信息； 16 字节内部 RAM 用于显示更新，CPU 亦可读此 RAM 区内容。 82798279引脚功能引脚功能 8279 为 40 脚双列直插封装，其各引脚功能如下： DB0-DB7（12-19）双向数据总线，CPU 与 8279 间的数据和命令传送通 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第1 9 页 共6 2 页 第 19 页 道。 CLK（3）输入时钟，来自系统的时钟脉冲，用以产生内部定时 RESET（9）复位输入线，高电平使 8279 复位。其复位后的状态为：16 个字符显示，左端送入；编码扫描键盘双键锁定；程序时钟脉冲分频系数为 31。 CS（2）片选信号输入线。CS 为低电平时，允许 8279 与 CPU 之间进行 数据传送，否则禁止。 A0（21）缓冲地址信号输入先线。当 A0=1 时，表明 DB0-DB7 上的信息 为命令或状态；当 A0=0 时，表明 DB0-DB7 上的信息为数据。 RD、WR（10、11）读、写信号输入线。来自 CPU 的低点平有效信号，控 制 8279 的读、写操作。 IRQ（4） 中断请求信号输出线。在键盘工作方式下，当 FIFO/传感器 RAM 中有数据时，此引脚线为高电平。每次从 FIFO/传感器 RAM 读出数据时，此引线 就变为低电平。如果读后，RAM 中还有信息，则此引线将重新变为高电平。在传 感器工作方式下，每当检测到传感器 信号变化时，IRQ 就变为高电平。 SL0-SL3（32-35）扫描输出线。用来扫描按键开关或传感器阵列，作各 显示位的扫描总线。它们可编程设定为编码（16 取 1）或译码（4 中取 1）输出。 RL0-RL7（38、39、1、2、5-8）返回线输入。这些引线通过按键或传感 器开关连至扫描线。它们都有内部上拉电路，使之保持高电平。当某一开关闭合 时，相应的一条返回线即被拉成低电平。在选通输入方式下，这些引脚也作 8 位 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第2 0 页 共6 2 页 第 20 页 输入线用。 SHIFT（36）换位输入线。在键盘扫描方式中，当某一按键闭合时，按 键位置就和换位输入状态一起被存储起来。SHIFT 端内部带有上拉电路，使之保 持为高电平；当与此引脚相连的开关闭合时，它被拉成低电平。SHIFT 通常用来 扩充键盘， 即用来区分键盘的上下档功能键。 在传感器方式和选通方式中， SHIFT 无效。 CNTL/STB控制/选通输入线。在键盘工作方式中，该输入信号通常用来 扩充键开关的控制功能，作为控制功能键。当有键闭合时，该信号状态与键的位 置数据一起被存储起来。在选通方式下，该信号的上升沿可将来自 RL0-RL7 的数 据存入 FIFO RAM 中。在传感器方式下，该信号无效。该输入端内部有上拉电路， 使之保持高电平；此脚外部开关闭合时，它被拉成低电平。 OUTA0-OUTA3（27-24） 、OUTB0-OUTB3（31-28）这两个端口是供 16*4 显 示刷新寄存器用的输出信号。这些输出信号与扫描线（SL0-SL3）同步，用于多 路数字显示。这两个 4 位输出端口可以各自独立。也可以作为一个 8 位的输出端 口。 D（23）空格显示输出信号，低电平有效，在数字切换过程中或受消隐 命令的控制，此引脚输出低电平使显示器熄灭。 VSS(20)地。 VCC（40） +5 电源。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第2 1 页 共6 2 页 第 21 页 82798279 内部结构内部结构 8279 的内部结构如图 1 所示，主要包括 8*8FIFO/传感器 RAM 与状态电路， 键盘去抖动与控制电路，扫描记数器，16*8 显示用 RAM，显示地址寄存器，控制 与顶事寄存器，控制与数据缓冲器以及时序控制电路等。 1.I/O 控制和数据缓冲器 I/O 控制和数据缓冲器用于控制数据的读出和写入。 I/O 控制单路外接 CS、A0、RD 和 WR 等信号。这些信号间的关系如表 1 所示： 8279 读写操作 CSA0RDWR 1禁止对 8279 操作 0001从 8279 中读数据 0010向 8279 写如数据 0101读 8279 状态寄存器 0110向 8279 写入命令 0111禁止对 8279 操作 2. 控制与定时寄存器及定时开关 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第2 2 页 共6 2 页 第 22 页 这些寄存器存放键盘和显示器的工作方式命令字及其他由 CPU 设定的 运行条件。工作方式命令字是在 A0=1 是经 WR 信号写入，有 WR 的上升沿锁 存起来的。然后 8279 对该命令字进行译码，于是响应功能即被设定。定时 控制部件含有基本定时技术链。第一个计数器是一个 N 预分频定标器。N 值 可由程序设定在 231 中某一个数，使其内部技术频率为 100kHz。这时 8279 能给出 5.1ms 键盘扫描时间和 10.3ms 键盘去抖时间，其他计数器将此基本 记数频率再分频，一提供适当的键盘扫描，行扫描和显示器扫描时间。 3. 扫描计数器 扫描计数器有两种工作方式。在编码工作方式下，必须从外部对该计 数器产生的二进制记数值进行译码，以提供键盘或显示器的扫描信号。在 译码工作方式下，扫描计数器对最低 2 位进行译码以提供一个四选一的译 码扫描信号。要注意的是，当键盘处于译码扫描方式时，显示器也是译码 扫描，也就是说，只有显示 RAM 中的前四个字符被显示出来。在编码工作 方式下，扫描输出高电平有效；在译码工作方式下，扫描线输出为低电平 有效。 4. 回缓冲器与键盘去抖动控制 回缓冲器具有锁存功能， 用来对 8 条回送线上的信息进行缓冲和锁存。 在键盘方式下，回送线被逐条扫描，以寻找出闭合着的键。若去抖动电路 测得某一按键闭合，就等待 10ms，然后再检查此键是否仍然闭合着，若是， 则该按键在阵列中的地址以及 SHIFT，CNTL 的状态一起被送入 FIFL 中。在 扫描传感器阵列方式下，回送线上的内容在每个键扫描时间被直接送入传 感器 RAM （FIFO） 的相应行中。 在选通输入方式下， 回送线的内容在 CNTL/STB 线脉冲的上升沿时被传送到 FIFO 储存器。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第2 3 页 共6 2 页 第 23 页 5. FIFI/传感器 RAN 与状态电路 FIFO/传感器 RAM 是一个双功能的 8*8RA。在键盘或选通输入方式下， 它是一个先进先出的队列（FIFO） 。这里存放的信息被读出时，按写入时的 顺序进行，即先写入者先读出。 FIFO状态信息始终反映着FIFO中的字符数目以及FIFO满或空的状态。 FIFO 写入或读出次数超过 FIFO 容量时，便被视为出错。在 RD，CS 为低电 平，A0为高电平时，可读出 FIFO 状态。当 FIFO 不空时，状态逻辑也将发出 IRQ 信号。在扫描传感器矩阵方式下，该存储器用作传感器 RAM。这时，传 感器 RAM 的每一行都是用来保存传感器阵列中相应行传感器状态的，当检 测到某个传感器状态发生变化时，IRQ 变为高电平。 6. 显示地址寄存器及显示用 RAM 显示地址寄存器用来存放 CPU 正在读写着的显示字地址，及正在显示 的两个 4 位字节地址。读/写地址由编程设定，也可把它们置成自动增 1 的 自动递增方式。在设定了适当的工作方式和地址以后，CPU 可直接读出显示 用 RAM 中的内容 A、B 两个半字节地址由 8279 自动刷新，以便与 CPU 输出 值相对应。根据 CPU 所设定的方式，A、B 两半字节可单独送入，或作为一 个字整体送入。数据可从左面，也可从右面进入显示器。 82798279 的命令格式与命令字的命令格式与命令字 8279 的全部工作都是通过写入 8279 控制部件中的命令字来实现的。 这些控制命令字包括工作方式的设置、时钟设置、读 FIFO/传感器 RAM、读 显示用 RAM、显示器写禁止/熄灭、清除、中断结束以及设置出错方式等。 当数据选择端 A0=1 时， CPU 对 8279 写入的数据为命令， 读出的数据为状态。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第2 4 页 共6 2 页 第 24 页 1、键盘/显示方式设置命令 命令格式如表 2 所示： 000DDKKK 表 28279 键盘/显示方式设置命令 其中 KKK 为键盘方式；DD 代表显示方式。 KKK 000编码扫描键盘，双键锁定，复位后即自动进入此方式。 001译码扫描键盘，双键锁定。 010编码扫描键盘，N 键巡回。 011译码扫描键，N 键巡回。 100编码扫描传感器矩阵。 101译码扫描传感器阵列。 110选通输入，编码显示扫描。 111选通输入，译码显示扫描。 DD 008 字符显示， （每字符含 8 位，下同） ，左端入口 0116 字符显示，左端入口，复位后自动进入此方式 108 字符显 示，右端入口 1116 字符显示，右端如口 应当注意，在键盘方式下，当设置成译码扫描时，显示减成 4 个字母， 并且与所设置的显示方式无关。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第2 5 页 共6 2 页 第 25 页 2、时钟设置命令 001PPPPP 表 38279 时钟命令 表 3 所是为时钟设置命令字格式。8279 的所有定时与多路切换信号均 由内部的定标器产生。该定标器对第 3 好引脚上的外部时钟进行 N 分频。 此命令字的低 5 位 P 即用来确定 N 值，范围为 231，为得到适当的扫描， 内部基准时钟应为 100 kHz，这样就可根据外部时钟频率求出各位 P 值来。 例如，若外部输入的时钟为 2M kHz，PPPP 应置成 10100，这样即可得到 100 kHz的基频时钟，以实现给顶的扫描与去抖时间。复位后，PPPP=1111B。 3、读 FIFO/传感器 RAM 命令 欲读 FIFO/传感器 RAM，CPU 首先要写一条这样的命令。在扫描键盘方 式下，地址自动递增标志 AI（表 4）和 RAM 地址位 AAA 都是无关位。8279 将自动保证 CPU 按原写入 FIFO 的顺序读出 FIFO 中的数据。 在传感器矩阵方式下，RAM 地址位 AAA 选中 8 行传感器 RAM 中的一行。 若 AI 标志为 1， 则每次读出后， RAM 地址自动增 1， 使地址指向下一个单元， 一备下次读出。 010AIXAAA 表 4读 FIFO/传感器 RAM 命令 4、读显示用 RAM 命令 011AIAAAA 表 5读显示用 RAM 命令 欲读显示用 RAM， CPU 得首先向 8279 写如表 5 所示的这样一条命令。 其中地 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第2 6 页 共6 2 页 第 26 页 址位 AAAA 选中 16 行显示用 RAM 的一行。若 AI 标志为 1，则在对显示用 RAM 进 行过读或写操作之后，该行地址将自动增 1。因为读和写共用一个地址计数器， 所以，这条命令将设定下次读或写的地址及两种操作的地址自增量方式。 5、写显示用 RAM 命令 表 6 为写显示用 RAM 命令格式。在 A0=1 时，写这样一条命令，此后所有写 操作（A0=0）都是对显示用 RAM 进行的。该命令中的地址位及地址自动递增标志 与读命令中的相应情况同义。不过，写显示用 RAM 命令不影响读操作的数据源； 此后 CPU 所读的数据将来自前所指定的 RAM 区 （显示用 RAM 区或 FIFO/传感器 RAM 区） 。但是，若此前确定的就是显示用 RAM 区，则对该区的写操作将改变下次读 操作所针对的地址单元。 100AIAAAA 表 6写显示用 RAM 命令 6、显示写入禁止/消隐命令 表 7 为该命令格式。在要求两个 4 位独立显示口的情况下，其 IW 位可 用来屏蔽 A 和 B 两半字节。若将某 IW 位置 1，则相应 4 位口既被屏蔽，因 此，CPU 写入显示用 RAM 数据不会影响该口的输出显示。这样，若两 4 位 口各与一 BCD 译码器相接，则 CPU 可向显示 RAM 写入一 BCD 位，而不影响 另外正在显示的一位。应当指出，A 为高半字节，B 为低半字节，即 B0对应 CPU 总线的 D0位，A3对应 D7。 如果用户希望关闭显示，则他可把相应的消隐标志 BL 置 1。至于这是 由相应输出的消隐代码， 则是由清除命令决定的。 复位后的消隐代码为全 0。 应当注意，若把 A、B 两半字节视为一个单一的 8 位口，则要把两个 BL 标 志都置 1，才能对它们进行消隐。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第2 7 页 共6 2 页 第 27 页 010X IWIWBLBL ABAB 表 7显示写入禁止/消隐命令 7.清除命令 清除命令格式如表 8 所示，其各位意义如下： 110CDCDCDCFCF 表 8清除命令 CA为总清特征位，他兼有 CD和 CF的联合功能。当 CA=1 时，对显示器的 清除由 CD的后两位（见表 9）的编码决定。此外，它还对 FIFO 状态清 0， 使内部定时链再同步。 当 CF=1 时，FIFO 状态被清 0，中断标志复位，FIFO/传感器 RAM 指向 第 0 个单元。 CD各位用来确定消隐代码，以把显示 RAM 所有行口置成这种代码（表 8） 。清除 RAM 大约需 160s，在此期间 FIFO 状态字的最高位被置成 1，当 显示 RAM 再次可用时，它又自动被复位成 0。 表 8显示 RAM 消隐代码 CD或 CACDCD消隐代码 10X将显示 RAM 置成全 0 110将显示 RAM 置成 20H 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第2 8 页 共6 2 页 第 28 页 111将显示 RAM 置成全 1 8.结束中断/错误方式设置命令 111EXXXX 表 9结束中断/错误方式设置命令 表 9 为该命令格式。其中 E 为错误方式设置。若 E=1 且 8279 已经被设 定为键盘扫描 N 键巡回方式，8279 将以一种特定的错误方式工作。其特点 是，在去抖周期内，若发现多个键同时按下，则 FIFO 状态字中的错误特征 位 S/E 将置 1。该标志将阻止向 FIFO 写入信息，并产生中断请求信号。 在传感器工作方式下，每当传感器状态出现变化时，扫描检测电路便 将其状态写入传感器 RAM， 并启动中断逻辑， 使 IRQ 变高， 向 CPU 请求中断。 同时，禁止此后向传感器 RAM 写入信息。此时 ，若传感器 RAM 读出地址的 自动增 1 特征 AI=0，则中断请求 IRQ 在 CPU 第一次从传感器 RAM 读出数据 时就被清除。若 AI=1，则 CPU 对传感器 RAM 的读出并不能清除 IRQ，而必 须通过 8279 写入结束中断/错误方式设置命令才能是 AIRQ 变低并重新允许 对 RAM 的写入操作。因此，在传感器工作方式下，此命令用来结束传感器 RAM 的中断请求。 以上 8 种用于确定 8279 工作方式的命令都由命令字的高三位D7、 D6 和 D5 为特征，据此 8279 能自动寻址相应的命令寄存器。 9. 状态字 状态字含 FIFO 状态、出错以及显示 RAM 不可用等信息。当 A0WEI1，CS 和 RD 为 0 时，CPU 读到的便是状态字。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第2 9 页 共6 2 页 第 29 页 DUS/EOUFNNN 表 10状态字 在键盘和选通输入方式下，FIFO 状态用来指示 FIFO 中的字符数（表 10 中 NNN 三位） ，指示是否出了错。可能发生两类错误： 覆盖在 FIFO 已满的情况下， 仍然有字符写入， 这时 O 标志位置 1， 表示产生了覆盖错误； 空读当 CPU 读空白 FIFO 时，U 标志置 1，表示发生了空读错误。 DU位若为 1，则说明此时显示用 RAM 不可用，因为清显示或总命令尚未 完成其清除操作。F 标志为 1 说明 FIFO 已满。 S/E 标志有两种作用：传感器阵列方式中，S/E=1 表示传感器 RAM 中至 少记录有一个传感器闭合；在特殊出错方式中 S/E 位为出错标志位，用来 知识是否发生了同时有多个键闭合的错误。S/E=1 说明有此错误发生 第四节第四节锁存器锁存器 74LS37374LS373 在我们设计的系统中， 因为要保证延时时数码管上显示的数字 1 秒钟变化一 次，并且所显示的数字在 1 秒钟内不能消失，所以我们在原理设计时给延时数据 输出的 P0口与数码管之间加上了锁存器 （74LS373） ， 同时为了数据输出时不失真， 我们给 P0口加了上拉电阻。 本章着重介绍锁存器， 加上拉电阻的原因见原理设计 章节。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第3 0 页 共6 2 页 第 30 页 锁 存 器 的 概 念 和 特 点锁 存 器 的 概 念 和 特 点 （一）（一）锁存器的概念锁存器的概念 把二进制数据或代码暂时储存起来的操作叫做寄存。 所以将具有寄存功能的 电路称为寄存器，即锁存器。在日常生活、工作中，类似于寄存器的场所到处都 是，例如，一个单位的办公室总是把送来的文件和报章杂志接收下来，再由办事 员分发；商店中的货柜，售货人员总是先把商品从大仓库中取出来放在货柜中， 以顾客选购。 锁存器是一种基本时序电路，在各种数字系统中，几乎是无所不在。因为任 何现代数字系统，都必须把需要处理的数据、代码先锁存起来，以便随时取用。 因为触发器具有0和1两个稳定状态， 所以一个触发器可以锁存一位二进制数码。 要锁存几个数码，就应具备几个触发器。除此之外，锁存器还应具有由门电路构 成的控制电路，以保证信号的接收和清除。锁存器接收数码的方式有两种，即双 拍接收方式和单拍接收方式。所谓双拍接收方式就是第一拍清零，第二拍放数； 而单拍接收方式则是一拍即可完成锁存数码的过程。 在选用锁存器时，我们考虑到 P0口在我们的系统中是 8 位数据输出口， 再结 合上述内容，所以我们选用了八 D 型锁存器74LS373。74LS373 是中规模 TTL 集成电路器件。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第3 1 页 共6 2 页 第 31 页 Q0Q1并行数据输出Qn-1 D0D1并行数据输入Dn-1 控制信号 串行输入串行输出 （二）（二）锁存器的主要特点锁存器的主要特点 图 2.1 所示是锁存器的结构示意框图。 图 2.1n 位锁存器结构示意框图 1. 从电路组成看 锁存器是由具有存储功能的触发器组合起来的，使用的可以是基本触发器、 同步触发器、主从触发器或边沿触发器，电路结构比较简单。 2从基本功能看 锁存器的任务主要是暂时存储二进制数据或者代码，一般情况下，不对存储 内容进行处理，逻辑功能比较单一。 8 8 位 锁 存 器位 锁 存 器 74LS37374LS373 （一）（一） 引出端排列图和逻辑功能示意图引出端排列图和逻辑功能示意图 图 2.2（a）所示是八 D 型锁存器 74LS373 的引脚排列图，图 2.2（b）所 示是其逻辑功能示意图。芯片中集成了 8 位 D 锁存器，G 端为锁存使能（高电平 有效） ，OE 端是 3 态输出使能（低电平有效） ，D0D7是数据并行输入端，Q0Q7 是数据并行输出端。 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第3 2 页 共6 2 页 第 32 页 。 D0D1D2D3D4D5D6D7 Q0Q1Q2Q3Q4Q5Q6Q7 表 2.174LS373 的 状 态 表 输入输出 OE G DQ 0111 0100 00Q * 1Z Q *=在输出锁定有效脉冲 的 1 到 0 转换之前的输出 （a）（b） （二）（二） 逻辑功能逻辑功能 表 2.1 所示是 74LS373 的功能表，此表说明该芯片具有下列功能： 1 1 送数功能送数功能 当 OE=O、G=1 时，加在并行数码输入 端的数码就立即被送入锁存器中，即 Q0=D0 Q1=D1 . . . . . . . Q7=D7 2 2 保持功能保持功能 当 OE=0、G=0 时， 锁存器的内容保持不 变，各输出端的状态与 D0D7无关。 OEG 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第3 3 页 共6 2 页 第 33 页 3 3 高阻抗输出（清零）功能高阻抗输出（清零）功能 当 OE=1 时，锁存器就立即处于高阻抗输出的状态，即无论输入端的内容是 什么，输出端均为 0。 （三）（三） 主要特点主要特点 13 态输出； 2公共控制； 3无反相输出。 （四）（四） 逻辑仿真逻辑仿真 为了更清楚的说明 74LS373 各使能端在不同状态下对输出信号的影响， 所以 特地在 Electronics Workbench 5.2 软件环境中针对性地作了实验。图 2.3 是实 验的电路图与波形图。 (a) 本科毕业设计说明书（论文）本科毕业设计说明书（论文）第3 4 页 共6 2 页