FIFO深度计算方法.doc

写时钟频率 w_clk,读时钟频率 r_clk,写时钟周期里，每B个时钟周期会有A个数据写入FIFO读时钟周期里，每Y个时钟周期会有X个数据读出FIFO则，FIFO的最小深度是？计算公式如下：fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk例举说明：如果100个写时钟周期可以写入80个数据，10个读时钟可以读出8个数据。令wclkrclk ，考虑背靠背（20个clk不发数据80clk发数据80clk发数据20个clk不发数据的200个clk）代入公式可计算FIFO的深度fifo_depth = 160-160X（80%）=160-128=32如果令wclk200mhz，改为100个wclk里写入40个，rclk100mhz，10个rclk里读出8个。那么fifo深度为48计算如下fifo_depth =80-80X（80%）X(100/200)=80-32=48注：将 fifo_depth = burst_length - burst_length * (X/Y) * (r_clk/w_clk) 作个变形，得到 fifo_depth = burst_length - （burst_length /w_clk)*r_clk*(x/y) 其中（burst_length /w_clk) 表示这个burst的持续时间，r_clk*(x/y)表示读的实际速度。两者的乘积自然就是这段时间读出的数据量。显然burst_length表示这 段时间写入的数据量，两者的差为fifo中残留的数据，这个也就是理论上的fifo的最小深度。实际应用中往往是以半空半满信号来指示fifo的空满状态 的，所以实际设计fifo的时候会至少留下一个数据空间的深度裕量。FIFO深度计算讨论(2010-04-15 15:49:00) 转载标签： 杂谈写时钟周期w_clk,读时钟周期r_clk,写时钟周期里，每B个时钟周期会有A个数据写入FIFO读时钟周期里，每Y个时钟周期会有X个数据读出FIFO则，FIFO的最小深度是？首先，这道题不一定有解有解的必要条件是在一定时间内（足够长），写入的数据数量一定要等于读出的数据数量因此有：A/B*w_clk=X/Y*r_clk其次，算出写数据的最大burst_length。考虑最坏情况比如，如果条件给出，每100个写时钟，写入80个数据，那么在背靠背的情况下，burst_length=2*80=160最后，fifo_depth=burst_length-burst_length*X/Y*r_clk/w_clkBTW：通常，为了安全起见，都会多留一些depth的余度个人觉得，公式应该是这样：A/(B*w_clk)=X/(Y*r_clk)fifo_depth=burst_length-burst_length*X/Y*w_clk/r_clk举例说明：如果100个写时钟周期可以写入80个数据，10个读时钟可以读出8个数据其中w_ck=5ns,r_ck=10ns如果按照之前的公式，得出的深度为：fifo_depth=burst_length-burst_length*X/Y*r_ck/w_clk=160-160*8/10*2=-94,显然是不对的实际上，考虑背靠背（20个clk不发数据80clk发数据80clk发数据20个clk不发数据的200个clk）这样在中间160个写时钟周期连续写的情况下，只能读出160*5/(10*10)*8=64个数据，所以FIFO的深度应该为160-64=96也就是fifo_depth=burst_length-burst_length*X/Y*w_clk/r_clk=160-160*8/10*5/10=96大家可以讨论一下，加深对这个问题的认识。原帖由windzjy于2007-1-1417:18发表个人觉得，公式应该是这样：A/(B*w_clk)=X/(Y*r_clk)fifo_depth=burst_length-burst_length*X/Y*w_clk/r_clk举例说明：如果100个写时钟周期可以写入80个数据，10个读时钟可以读出.我以前看到过这个公式，是用来计算同步fifo的。你所举的那个例子，如果呼入fifo的数据宽度和呼出相同的话，都设为wbit。那么呼如fifo的带宽就是200wbps，呼出fifo的带宽是100wbps。考虑链路利用率都是80。那么呼入fifo的有效带宽是160wbps。呼出fifo的带宽是80wbps。现在看到矛盾了，由于输入输出带宽不相等，进来永远比出去多，那么FIFO总是处于不断积累数据的状态。所以lz所举的这个例子并不合适。应该提高读时钟的速率，使fifo两端的带宽匹配，在这个前提下才能计算出有解的fifo深度。如果令wclkrclk（以下内容中的clk表示时钟的频率，不是周期）。可使得读写带宽匹配。那么这个例子的答案是32原因如下：考虑背靠背的情况，160个wclk连续都写入了160个数据。而这160个wclk时间内，由于wclkrclk，那么读出了（16/10）8128个数据。有32个数据会被留在fifo里。那么fifo的最小深度就是32。如果令wclk200mhz，改为100个wclk里写入40个，rclk100mhz，10个rclk里读出8个。那么fifo深度为48续上：讲数据带入公式fifo_depth=burst_length-burst_length*X/Y*r_clk/w_clk正好也是也是这个结果。所以我觉得公式是对的。其实A/B*w_clk=X/Y*r_clk即(A/B)*W_CLK=(X/Y)*R_CLK所表达的含义就是fifo的输入和输出带宽要匹配，其中A/B表示链路利用率，w_clkwidth表示带宽，这里大概是默认输入输出的数据宽度相同，所以以wclk来代替带宽。X/Y和r_clk的含义也是这样：）。在带宽匹配的前提下数据不会无限积累。fifo_depth=burst_length-burst_length*(X/Y)*(r_clk/w_clk)公式是对的续上：fifo_depth=burst_length-burst_length*(X/Y)*(r_clk/w_clk)作个变形，得到fifo_depth=burst_length-（burst_length/w_clk)*r_clk*(x/y)其中（burst_length/w_clk)表示这个burst的持续时间，r_clk*(x/y)表示读的实际速度。两者的乘积自然就是这段时间读出的数据量。显然burst_length表示这段时间写入的数据量，两者的差为fifo中残留的数据，这个也就是理论上的fifo的最小深度。实际应用中往往是以半空半满信号来指示fifo的空满状态的，所以实际设计fifo的时候会至少留下一个数据空间的深度裕量。仔细看了一下发现自己的问题：1，贴子中写时钟周期w_clk和读时钟周期r_clk并不是指的周期，而是指的频率2，我举例不当，因该