VHDL实验指导书.doc

实验一 MAX plus的使用【实验目的】1掌握MAX plus的使用2掌握逻辑门的VHDL描述方法【实验内容】一、MAX plus的设计流程1创建设计输入文件（1）在“MAX2work”目录下创建自己的工作目录“mywork”，使得以后自己做的设计都保存在这个目录下。（2）单击“file”菜单中的“new”选项，出现图1-1所示的新建文件窗口。 图1-1 新建文件窗口图（3）选择“Text Editor file”，单击“OK”按钮，出现文本编辑器，然后在文本编辑器里输入设计程序。2保存文件 单击工具栏上的保存按钮，出现如图1-2所示的保存窗口。图1-2 保存窗口图 选择自己的工作目录，建立自己的文件名，保存所做的设计。3设置项目 （1）选择菜单【File】/【Project】/【Set Project to Current File】命令，出现图1-3所示的窗口。图1-3 设置项目窗口图 设置项目名与设计文件名相同，一般软件会自动填入此项目名，这是后续处理必不可少的一步。4设定器件 （1）选择菜单【Assign】/【Device】命令，出现图1-4所示的窗口。图1-4 设定器件窗口图 （2）在“Device Family”选项中选择所使用的系列芯片；在“Devices”中选择“AUTO”，让软件自动选择具体器件。单击“OK”按钮，即设定好器件。 （3）单击工具栏上的保存按钮，保存好以上所有的设计和设置。5编译项目 （1）选择菜单【MAX plus】/【Compiler】命令，出现编译窗口，然后选择菜单命令【Processing】/【Functional SNF Extractor】如图1-5所示。 （2）单击“Start”按钮，开始编译，编译成功后，会出现1-6所示的窗口。6功能仿真 （1）创建波形文件：在菜单栏中选择命令【File】/【New】，出现新建文件窗口，选择“Waveform Editor File”选项，如图1-7所示。 （2）单击“OK”按钮，创建一个无标题的波形文件。图1-5 编译窗口图图1-6 编译完成窗口图1-7 新建文件窗口图 （3）添加输入/输出信号节点：在菜单栏中选择命令【Node】/【Insert Node】，单击“List”按钮，出现如图1-8所示的窗口。 选择列表中的信号节点，单击“OK”按纽，是输入/输出信号节点出现在波形编辑器窗口，如图1-9所示。 （4）编辑输入信号：选择菜单命令【File】/【End Time】，出现图1-10所示的对话框，在对话框中的文本框中输入仿真终止的时间。 选择菜单命令【Options】/【Grid Size】，出现图1-11所示的对话框，在对话框中输入栅格尺寸，栅格尺寸是为了方便绘制波形而设的图1-8 插入节点窗口图图1-9 插入输入/输出节点的波形编辑器图1-10 仿真终止时间对话框图1-11 栅格尺寸对话框设置输入信号参数或波形，选择菜单命令【Edit】/【Overwrite】。单击工具栏中的保存按钮进行保存。（5）功能仿真：选择菜单命令【MAX plus】/【Simulator】，出现图1-12所示的窗口。图1-12 仿真窗口 单击“Start”按钮，开始仿真，仿真结束后出现如图1-13所示的窗口。 图1-13 仿真结束窗口 仿真成功，单击“确定”按钮，关闭仿真结果提示窗口，再单击“Open SCF”按钮，出现波形编辑器窗口。选择菜单命令【View】/【Fit in Window】，使整个仿真波形在窗口中显示。7定时分析 选择菜单命令【MAX plus】/【Timing Analyzer】，出现时间分析窗口，单击“Start”按钮，到进程条显示完成，出现如图1-14所示的窗口。8器件编程 选择菜单命令【MAX plus】/【Programmer】，出现如图1-15所示的窗口。单击“Porgram”按钮，就可以把程序下载到所选择的器件中。图1-14 定时分析窗口图1-15 编程下载窗口二、逻辑门的设计 1下面是用行为法描述的三输入与门的VHDL程序，按照上面的叙述的设计流程进行练习。 library ieee; use ieee.std_logic_1164.all; entity and3_gate is port(a,b,c:in std_logic; f:out std_logic); end and3_gate; architecture behave of and3_gate is begin f=a and b and c; end behave; 2用数据流法设计三输入与门。要求自行设计VHDL程序，最后把仿真的结果写到实验报告上。【实验要求】1 要熟练掌握MAX plus的使用。2独立完成实验中要求的题目，作为实验成绩考查的依据。实验二 译码器的设计【实验目的】 1掌握二进制译码器的原理和设计。2掌握数字显示译码器的原理和设计【实验内容】一、二进制译码器的原理和设计1二进制译码器的原理 二进制译码器的逻辑功能是把输入的二进制代码的各种组合状态翻译成对应的输出信号，有时也称为变量译码器。在数字电路中，最常用的是74LS138。 （1）74LS138的输入和输出信号 输入信号：A、B、C、G1、G2A、G2B 输出信号：Y0Y7 （2）74LS138的功能表G1G2AG2BCBAY0Y1Y2Y3Y4Y5Y6Y7*1*11111111*1*111111110*111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110 从功能表可以看出，当G1=1、G2A=0、G2B=0时，译码器将处于译码状态；否则译码器将被禁止，所有的输出端将被封锁在高电平。2二进制译码器74LS138的设计。下面是74LS138的程序，根据上面的工作原理和功能表把程序中的空缺出添上，使程序完整，上机调试，把仿真波形画在实验报告上。LIBRARY ieee;USE ieee.std_logic_1164.all;entity decoder38 is port(a,b,c,g1,g2a,g2b: in std_logic; y: out end decoder38;architecture behave38 OF decoder38 issignal indata: std_logic_vector(2 downto 0);begin indatayyyyyyyy=01111111; ; end case; else ; end if; end process;二、数字显示译码器的原理和设计 1数字显示译码器的原理 在数字系统中，经常需要将数字、文字、符号的二进制代码翻译成人们习惯的形式，直观地显示出来，以便直接进行读数。目前广泛使用的是七段字符显示器，或者称为七段数码管。通常为了使七段数码管能够显示出所要表示的数值，需要使用数字显示