基于VHDL的数字时钟设计.doc

基于VHDL的数字时钟设计一 实验目的1.掌握可编程逻辑器件的应用开发技术；2.熟悉quartus的使用；3.掌握Verilog设计方法；4.掌握分模块分层次的设计方法；5.用Verilog完成一个多功能数字钟的设计。二、 设计内容及要求基本功能：（1）具有“秒”、“分”、“时”计时功能，小时按24小时制计时；（2）具有复位功能；（3）具有校时（置数）功能，能对“分”、“小时”和“秒”进行调整。具体按键设置：本设计共设置了13个开关，其中一个作为时钟使能开关，一个作为复位开关，八个作为置数开关（二进制输入，高四位和低四位分别置数十位和各位），剩下三个开关分别作为“小时”“分钟”和“秒”的置数使能开关。时钟设计结果如下图所示：三、 源代码module timer(reset,clk,data,cin,load_second,load_minute,load_hour,second_shi,second_ge,minute_shi,minute_ge,hour_shi,hour_ge);input reset,clk,load_second,load_minute,load_hour,cin;input7:0 data;output6:0 second_shi,second_ge,minute_shi,minute_ge,hour_shi,hour_ge;reg clk_1Hz;reg23:0 cnt;reg7:0 second,minute,hour;reg6:0 second_shi,second_ge,minute_shi,minute_ge,hour_shi,hour_ge;always(posedge clk)if(reset) begincnt=0;clk_1Hz=0;second=0; /同步复位minute=0;hour=0;endelse if(cnt=13499999) begincnt=0;if(clk_1Hz=1)beginclk_1Hz=0;if(load_second) second=data; /同步置数else if(load_minute) minute=data;else if(load_hour) hour=data;else if(cin)beginif(second3:0=9) /低位是否为9，是则beginsecond3:0=0; /回0，并判断高位是否为5if (second7:4=5) beginsecond7:4=0;if (minute3:0=9)beginminute3:0=0;if(minute7:4=5)beginminute7:4=0;if (hour3:0=3)beginif (hour7:4=2)beginhour3:0=0;hour7:4=0;endelse beginhour3:0=hour3:0+1;endendelse if (hour3:0=9)beginif (hour7:4=2)beginhour3:0=0;hour7:4=0;endelse beginhour7:4=hour7:4+1;hour3:0=0;endendelse hour3:0=hour3:0+1;endelse minute7:4=minute7:4+1;endelse minute3:0=minute3:0+1;endelse second7:4=second7:4+1; /高位不为5，则加1endelse second3:0=second3:0+1;/低位不为9，则加1endendelse clk_1Hz=1;end else cnt=cnt+1;always (second)begincase(second3:0) 4d0:second_ge=7b1000000;4d1:second_ge=7b1111001;4d2:second_ge=7b0100100;4d3:second_ge=7b0110000;4d4:second_ge=7b0011001;4d5:second_ge=7b0010010;4d6:second_ge=7b0000010;4d7:second_ge=7b1111000;4d8:second_ge=7b0000000;4d9:second_ge=7b0010000;default: second_ge=7bx;endcasecase(second7:4) 4d0:second_shi=7b1000000;4d1:second_shi=7b1111001;4d2:second_shi=7b0100100;4d3:second_shi=7b0110000;4d4:second_shi=7b0011001;4d5:second_shi=7b0010010;4d6:second_shi=7b0000010;4d7:second_shi=7b1111000;4d8:second_shi=7b0000000;4d9:second_shi=7b0010000;default: second_shi=7bx;endcasecase(minute3:0) 4d0:minute_ge=7b1000000;4d1:minute_ge=7b1111001;4d2:minute_ge=7b0100100;4d3:minute_ge=7b0110000;4d4:minute_ge=7b0011001;4d5:minute_ge=7b0010010;4d6:minute_ge=7b0000010;4d7:minute_ge=7b1111000;4d8:minute_ge=7b0000000;4d9:minute_ge=7b0010000;default: minute_ge=7bx;endcasecase(minute7:4) 4d0:minute_shi=7b1000000;4d1:minute_shi=7b1111001;4d2:minute_shi=7b0100100;4d3:minute_shi=7b0110000;4d4:minute_shi=7b0011001;4d5:minute_shi=7b0010010;4d6:minute_shi=7b0000010;4d7:minute_shi=7b1111000;4d8:minute_shi=7b0000000;4d9:minute_shi=7b0010000;default: minute_shi=7bx;endcasecase(hour3:0) 4d0:hour_ge=7b1000000;4d1:hour_ge=7b1111001;4d2:hour_ge=7b0100100;4d3:hour_ge=7b0110000;4d4:hour_ge=7b0011001;4d5:hour_ge=7b0010010;4d6:hour_ge=7b0000010;4d7:hour_ge=7b1111000;4d8:hour_ge=7b0000000;4d9:hour_ge=7b0010000;default: hour_ge=7bx;endcasecase(hour7:4) 4d0:hour_shi=7b1000000;4d1:hour_shi=7b1111001;4d2:hour_shi=7b0100100;4d3:hour_shi=7b0110000;4d4:hour_shi=7b0011001;4d5:hour_shi=7b0010010;4d6:hour_shi=7b0000010;4d7:hour_shi=7b1111000;4d8:hour_shi=7b0000000;4d9:hour_shi=7b0010000;default: hour_shi=7bx;endcaseendendmodule四、 心得体会1本次试验，我成功地使用Verilog设计出了数字时钟，各功能都运行正常，对此我感到非常满意。2经过本次的时钟设计实验，从刚开始对Verilog语言非常陌生，到最后接近熟练地掌握Verilog语言的程度，期间花费不少时间和精力，同时也收获了很多，学会了使用Verilog语言编程仿真电路实验，掌握了可编程逻辑器件的应用开