资源目录
压缩包内文档预览：
编号：512692
类型：共享资源
大小：7.44MB
格式：ZIP
上传时间：2015-11-11
上传人：QQ28****1120
认证信息
个人认证
孙**（实名认证）
辽宁
IP属地：辽宁
6
积分
- 关 键 词：
-
毕业设计
- 资源描述：
-
4位CMOS流水线ADC的设计,毕业设计
- 内容简介：
-
重庆大学本科学生毕业设计 （论文）附件 附件 C：译文 C1 附件 C：译文 90nm CMOS 工艺 0.5V8Bit10Ms/s 流水线 ADC 设计 摘 要 ： 设计了一种由 0.5V电源供电的流水线 ADC的。这种 ADC使用了真正的低压设计技术而不再需要单片或时钟的电压提供能量。在采样电路中使用了串联采样压缩技术，切断了开关泄漏。前端信号路径使用了一个采样保持放大器（ SHA）代替粗糙的辅助采样保持（ S/H）电路来为下一级 ADC 采样和保持，并为下一级 ADC和流水线采样电路提供同步。一个 0.5V 的运算跨导放大器（ OTA）用于向 8 位流水线 ADC 提供 10MS/S 的中间放大信号。整个电路被制作在一块 12mm 12mm 的标准 90nmCMOS工艺的芯片上。这块样片有相同的 8个 级 且没使用 级 的延展。当它以10Ms/s 的速度工作时消耗 20mW 的功率。对一个标准的正弦波输入，测量出峰值SNDR 为 48.1dB, 峰值 SFDR 为 57.2dB.最大积分非线性和微分非线性分别是 1.19和 0.55LSB. 关键词 ： 模数转换器（ ADC），级联 抽样 ，低电压运算跨导放大器（ OTA） ,流水线ADC，开关 泄漏 ，超低电压模拟电路。 1 引言 探索超低电压模 拟电路设计的目的是出于促进集成电路设计、半导体技术及其应用的几个可能趋势的发展。片上系统（ SOC）的设计克服了高成本和外形的限制， 主要 是因为他们把关键的模拟接口电路，如模拟数字转换器（ ADC）和数字计算电路以及信号处理电路做在了同一块模板上。在 SOC 设计中，接口只占用一先片芯片的模板，技术选择和系统设计的选择主要取决于数字电路的要求。在过去的几十年中， 模拟接口电路 的设计技术完全兼容规模数字 CMOS技术而不需要特殊的技术 改进 ，这对设计更为复杂的系统芯片非常有利（见图 1）。由于现代纳米级CMOS 技术中的特征尺寸 不断缩小，最大供电电压也要相应减少以保持 系统 的可靠运行。国际半导体技术指标规划（ ITRS）预测，大约在下一个十年内，低功耗数字电路的电源电压在高性能运用中不超过 1V，在低功耗应用中不超过 0.5V。此外，在深度微缩工艺中数字系统以 最节省能源的方式运作 时电源电压介于 0.3V-0.5V。 从环境中搜集能量以驱动电路的设计，例如 无线传感器节点 或智慧型环境感知器件等已经实现。例如，如果由于空间限制 ,只有一个太阳能电池可用时 ,电源电压能满足约 0.5 V。 流水线型 ADC 是模数转换器的一个很好的选择，因为它具有吸引人的高 转换指导教师评定成绩 (五级制 )： 指导教师 签字： nts重庆大学本科学生毕业设计 （论文）附件 附件 C：译文 C2 速率、优良的分辨率和低功耗等特征。本文研究了一个 8Bit 10Ms/s 和仅有 0.5V电源电压的流水线 ADC。在以往的工作中，开已经发了多种技术来满足模拟集成电路的设计，例如使用特殊的低 VT结构、片上时钟和栅极电压提高、主体驱动电路、开关运放等技术。但在低 VT 结构 制造中需要额外的掩模而导致成本变高；提高片上电压会影响器件长期工作的可靠性，特别是在纳米级 CMOS集成电路中；在主体电路的末端采用一个 MOSFET能为电路设计提供更多选择，但主体的的跨导 gmb远小于门跨导 gm,从而限制了电路的速度和噪声性能。开关 运放技术已成功地用于超低电压设计，但由于放大器开启次数的限制一般会减少操作频率。 这里提出的任务是使用真正的低电压设计技术，以充分利用先进的 CMOS技术来避免使用特殊装置或提高片上电压。在第二部分中，介绍了流水线 ADC 的顶层设计技术和使用辅助样品模拟下级 ADC 的方法。第三部分讨论了使用 级联 采样 来解决开 关 泄 漏 的原理。第四部分介绍了 0.5V 电压 跨导放大器 的设计。第五部分是一些实验的结果，第六部分是结束语。 2 低压流水线 ADC 设计 2.1 顶层和各级设计的思考 在超低压模拟设计中，一个内在的挑战是如何减少 可用的信号摆幅。但由于比较抵消和滞后的问题 ，它在多位的设计中并不可取。由于每级余数放大器的小反馈，多位的每一级需要更高的开环增益带宽。本设计中，我们使用 1.5位 /级的结构。图 1（ a）是该转换器芯片的原理方框图。为了简化设计，第二级到第八级和第一级采取了相同的结构，但对它们的性能要求都是非常严格的。在以后的改进中，可以通过尺寸方面去得的进步和电源调整进一步降低功耗。在流水线 ADC前取消采样保持放大器（ SHA）能减少功耗和噪声，这可以通过为子 ADC引进一个辅助采样保持（ S/H）电路实现，这将在本节的后面介绍。图 1（ b）是一个单端输入的流水线 ADC 的子级的原理方框图，但实际的芯片一般采用差分输入的。它由一个包含两个比较器的子 ADC 和一个执行信号采样、减法和余量放大的乘数模转换器（ MDAC）组成。考虑到 OTA 典型的 0.5V 的输出摆幅，一个 400mV 峰 -峰值的差分输入信号是必须的。该信号共模电压设定为 250 毫伏，参考电压是 250mV100mV。对于一个 8位精度的 ADC，它的 LSB 的仍然为 1.6mV。 采样电容的大小取决于维持足够小的寄生电容的考虑。为了增加避免额外的掩膜实现金属 -绝缘体 -金属（ MIM）结构的电容，一个 单位尺寸为 250fF、面积 130um2由相互交错的金属 1到金属 6电容被设计并通过电磁仿真。本设计中，电容 C1和C3 使用了四个电容器同质心的布局来改善匹配。 1 个 1pF 的采样电容的热噪声的RMS值 nts重庆大学本科学生毕业设计 （论文）附件 附件 C：译文 C3 为 64UvRMS。和一个 LSB 的值差不多大。芯片时钟发生器根据外部参考时钟产生两个不相交叠的时钟信号 1和 2。每个时钟信号都有一个超前响应 1a和滞后响应 1d，他们被用来最大限度的减小电荷注入和时钟反馈，确保采样的精度，见图 1（ C）。在最顶层，以相反的顺序来接收时钟信号，从而使时钟边缘按流水线的各级的顺序略有 提前。这样确保了每一级都能正确采样到上一级的余值。 图 1 （ a）流水线 ADC 芯片的原理方框图；（ b）一个单端输入的子级原理图；（ c）使用了小电荷注入和时钟反馈技术的非交叠时钟信号的超前和滞后信号图 2.2 子 ADC 的辅助 S/H 路径 在流水线 ADC 传统的结构中，第一级是一个专用的前端 SHA（如图 2（ a）所示），以保证 MDAC 路径和子 ADC 路径上的采样输入信号一致。图 2（ b）展示了当MDAC开始采样时子 ADC开始工作且当 MDAC 放大时子 ADC已经准备好输出。 此外，nts重庆大学本科学生毕业设计 （论文）附件 附件 C：译文 C4 放 大器还被用于子 ADC 的比较器中来阻止它 的反冲噪声。这些措施提高了 ADC 的速度，但也增加了额外的前端 SHA和比较放大器的成本。 超低电压的信号路径 SHAs的设计技术一直在探索中。在本研究中，我们改变了它的结构来避免采用前端 SHA 和比较放大器。如图 2（ c）所示，在子 ADC 路径中采用了一个简单的辅助 S/H作为替代。这个辅助 S/H和 MDAC在同一路径采样输入信号。当 MDAC 的余量进行放大时，它就保持输入信号，与此同时，子 ADC的比较放大器正进行比较工作（见图 2（ d）。辅助采样时钟和比较时钟是不同步的，当比较器工作时采样开关是断开的，这就有效阻止了比 较再生和重置反冲噪声进入信号路径。我们所设计的这个流水线 ADC 中，在加入比较器、采用拓扑结构，达到了时钟周期少于 2%的预定目标，也为 MDAC留下了大量的时间来放大余量。辅助 S/H在精确度要求上远远低于前端 SHA，因为采样错误被对比抵消 且 1.5位 /级的流水线 ADC能有效避免这种误差。 图 2 （ a）子 ADC 中带专用的前端 S/H和前置放大的典型流水线 ADC第一级的方框图；（ b）相关的操作顺序；（ c）带辅助 S/H电路的流水线级的方框图；（ d）操作顺序。 MDAC 路径和子 ADC 路径中的采样网络的时间常数不匹配 ，把这种不匹配转化为子 ADC路径的偏置。假设这两种路径的时钟偏移可以忽略，最坏失调误差为 nts重庆大学本科学生毕业设计 （论文）附件 附件 C：译文 C5 其中 A是单端输入信号的最大幅值， fin是最大信号频率，是采样时间常数或传 输延迟， RC是采样网络的时间常数。因为采样网络带宽（ 1/RC）设计得比最大输 入信号频率 fin大许多。在这个 ADC中 A等于 VREF（ VREF=100mV）。因此这个流 水线 ADC能忽略一个 VREF/4（或 25mV）的误差。而且，当采样频率为 10Ms/s 时，允许的输入信号的最大频率为 5MHZ，我们导出以下要求， 这个推导假设子 ADC 电路中没有 其他的偏置。如果我们把能承受的偏置的一半分配到比较器上，系统仍能承受高达 4ns的 MDAC和子 ADC采样网络时间常数的差异。 在这个设计中， MDAC的 RC网络有一个小于 4ns的时间常数，以保证在开关的电阻非线性时的动态性能。因此，从理论上说，辅助 S/H 将被淘汰。然而，它仍被用来阻止比较反冲噪声和允许更大的比较偏移。辅助 S/H和 MDAC 路径有同样的采样开关，但采样电容只有一半。这个采样电容仍足够大，开的通道电容注入和时钟反馈不会对取样电压造成明显的影响。 3、 级联采样切断纳米级 CMOS 的开关泄漏 在纳米级 CMOS 技术中，亚阈值 MOS管的泄漏、 MOS门的泄漏、反向偏置 PN结带的隧道结构变得越来越明显。在 0.5V 的超低电源电压中， MOS 管的门泄漏电流大大减小，因为它的指数依赖于栅极电压。当反向偏置电压超过带隙基准电压时，反向偏置 PN 结的泄漏将变得很明显，然而当电源电压为 0.5V 时这种现象不会发生。在这个设计中，主要的泄漏是开关在关闭状态下的阈值泄漏，特别是在采样和保持的非交叠时间中，存在电容没连接到任何电源的情况。这个泄露会引起开关电容 S/H电路的信号失真 。 为了说明这一泄漏的影响，图 3（ a）和（ b）分 别展示了一个基本的 S/H电路和它的波形图。因为开关阈值泄漏，当 S1 关上时，输出 Vout并没有保持为一个常数。在最坏的情况下，假设一个轨到轨信号以 奈奎斯特速率 ，当 S1 关上时 Vin从Vdd变到 0V，这将使 S1 产生微弱的反转和不饱和。漏电流也将增加阈值电压 VT下降的趋势。当 S/H 开关关闭时，流水线 ADC 的每一级都存在类似的泄漏的影响。这个问题影响最严重的是第一级，因为对于整个 ADC这里应远低于 1LSB。 为了克服这个问题级联采样技术被开发，以降低阈值开关泄漏。一个额外的开关 S2 和一个略小的保持电容 C2 被分别加在主 开关 S1 和电容 C1 之前，如图 3（ c）所示。开关 S1 和 S2 爱相同的时钟段工作，但 S2 很快就关闭以保证不对 C1精确的采样产生影响。额外的电容 C2将产生一个中间电压 V1。在追踪阶段，开关nts重庆大学本科学生毕业设计 （论文）附件 附件 C：译文 C6 S1 和 S2 都是打开的， Vout和 V1都跟踪 Vin。在保持阶段， S1 和 S2 都断开逼供内产生微弱的翻转。 VOUT和 V1的差别很小但因为开关 S2 的泄漏而在保持阶段变得越来越大（见图 3（ d）。 S1 产生一个微弱的翻转但在线性区有一个非常小的漏源电压Vds,s1.S1中的每一个晶体管的通道泄漏电流为 其中 W/L是晶体管的宽长比； kT/q为热电压； n是斜率因子， VT是晶体管的阈值电压。由于 Vds,s1仍然很小， S1的逼和电流很小 Vout在保持阶段几乎为一个常数。图 3（ e）为一个仿真结果，显示了级联 S/H的输出电压的斜坡为普通的斜坡的 1/10。 图 3 （ a）标准 S/H 电路（所有晶体管尺寸为 12um/0.36um,C1 为 1pF） ;(b)相关节点波形；（ c）防止开关泄漏而设计的级联 S/H 电路（所有晶体管尺寸为 12um/0.36um,C1 为 1pF，C2 为 0.25pF）； （ d）相关节点波形；（ e）级联 S/H 和标准 S/H 在轨到轨输入下泄漏明显减少的对比仿真。 nts重庆大学本科学生毕业设计 （论文）附件 附件 C：译文 C7 在最坏的情况下，晶体管工作在非常快的和高达 85的情况下，设计的采样电路的泄露仍低于普通的 4倍。 由于现在有两个开关系列，开关的大小应该增加。额外的采样电容 C2需要比采样电容 C1小以限制区域的架空和解决时间的影响。本设计中 C2 被设定为 C1的1/4 或 250fF。由 VDAC在非交叠期间的通道连接所造成的泄露由于参考电压是常数而不会造成失真。由于开关的非理想性导致一些不可忽略的误差，包括沉积误差、电荷注入误差和时钟反馈误差。全差分电路在拓扑结构上消除后两个误差，但栅极电 容对电压的依赖导致两条差分路径产生误差。一个使用 CMOS 传输门的开关和只有它一般大小的虚拟开关被用来抑制时钟反冲和电荷注入。为了减少开关阈值电压和改善开的状态，开关晶体管栅极和终端的主体被街道一起并连到时钟信号上。在 0.5V的电压电源时，不需要考虑正向偏置体连接引起的闭锁现象。 4 0.5V 的 OTA 设计 在流水线 ADC 设计中，余量放大器是最重要的有源组件。为实现 8位分辨率，流水线第一级的 OTA 直流增益应该超过 50dB。考虑到 OTA 的输入寄生电容，假设输入的反馈因子为 1/3，为达到设定的 10MHz 采样频率 时优于 4%的精度， GBW至少需要 18MHz。称路径上的比率是相同的。除了 M8A和 M8B，主要晶体管的源和输出被短路。 如图 4 所示，设计了一个两级的带密勒补偿的 OTA。第一级（ M1-M6）采用折叠栅拓扑结构，以实现更高的增益；且第二级（ M7-M8）进一步提高增益来最大地提高输出摆幅。输入和输出电压设定为 250mV。在先进的 CMOS 技术中，通过缩短晶体管长度可以减小阈值电压，这就是所谓的反向短通道效应（ RSCE）。与此同时，输出的阻抗也有所改善。 OTA中的大多数晶体管的尺寸为最小尺寸的 4倍或 0.36uM并且在 仿真时有一个 100-200mV 的对角。输入差分对晶体管 M2A/M2B 采用了两倍于最小长度 LMIN 的长度，以减小影响反馈特征的门电路的寄生电容。他们有一个很弱的偏压以增大（ gm/I）和减小它们的 VGS来留出足够余量的尾电流源 M1。 这个 OTA 有一个最低的单端输出，摆幅 200mVp-p.第二级的增益大于 20dB（对角的仿真），它在第一级输出端会引起 20MvP-p的单端输出摆幅。为了在共源共栅级采用四个晶体管，它们的过载电压（ VGS-VT）被射定为 100mV，这样产生了一个 80mV的 VGS， SAT。因为 0.5V 的供应和 20mVp-p的单端信号摆幅，堆栈中的每个晶体管可分配一个标称为 120mV 的 VDS，以保证其做于饱和区。 由于采用了两个局部反馈通路，每一级的共模输出被设定为 250mV。单一的共模反馈回路并不适合所有的 OTA，因为第一级的共模输出电压随着进程、电压和温nts重庆大学本科学生毕业设计 （论文）附件 附件 C：译文 C8 度（ PVT）的变化而变化且会影响到共源共栅晶体管 M3-M6。局部共模反馈使贿赂的动态性和稳定更容易控制。在每一级，共传感电阻器（ R1A和 R1B， R2A和 R2B）把共模信号反馈到有效负载的门电路。并联电容（ C1A&C1B,C2A&C2B）改善高频率的共模 反馈和保持共模增益在高频时远低于 0dB。 M9 和 M10 产生一个小的直流电流，通过电阻产生压降来形成直流共模输出电压。如图 4（ b）所示，用于设置水平位移电流和保持当 PVT 变化时共模电压为 250 毫伏的节点 CM1 和 CM2 的偏置电压通过一个副本 OTA 采用饲服回路跨导形成单片。为了测试的灵活性伺服回路误差放大器被做成 PCB 测试板。输出端晶体管 M8A/M8B的 VGS被共模偏置保持在 250mV，但由于PVT 等变量的影响，目前的输出级没有得到很好的控制。如图 4（ b）的片上偏置电路，通过调整输出晶体管的整体电流来控制其直流偏置 电流。偏置电压 VBP、 VBPC、VBNC采用标准全摆幅栅偏压电路 实现单片结构。 所有这些偏置电路 都使用原型片执行一次并被每一级所共用。在流水线型中它们在第一级之后展开，因为第一级的要求最为严格。 图 4（ a） 0.5V 电压的 OTA示意图。结构图中的元件尺寸单位为 um/um，晶体管对称路径上的比率是相同的。除了 M8A和 M8B，主要晶体管的源和输出被短路。（ b）采用片上副本的 OTA的偏置电压示意图。 nts重庆大学本科学生毕业设计 （论文）附件 附件 C：译文 C9 我们所设计的模型的副本经过测试，直流增益为 50dB，差动负载电容（ 3pF）的 GWB为 32MHz。在该条件下每 OTA耗费 530uA。 5 实验结果 图 5 是模具的照片和芯片原型的布局。该芯片采用 90nm 工艺的 CMOS 技术制造，芯片面积为 1.2mm 1.2mm，有源区面积为 0.95mm 0.95mm。芯片采用金属层9 填充结构覆盖，芯片的整体见布局图， 8 个相同的流水线级 、时钟发生器和缓冲级，以及 OTA复制偏置。 图 5 模具照片（左）和布局图（右） 该模型被封装在一个 64引脚的 QFP封装中，并被安装在一个含有外部电压标准信号发生器和误差放大器的循环偏置的电路板上。一个泰克公司的 AWG2021 任意波形发生器提供差分输入 信号，一个安捷伦 33220A生成时钟信号。一个安捷伦1692AD 逻辑分析仪从所有流水线级收集了未修正的比特信号。数字偏移校正是离线进行的。 图 6 是一个全幅度的 109KHz 的输入信号的数字输出谱，工作于 0.5V 电压供应和 10Ms/s的采样速度下。三阶谐波低于信号 57dB。这种失真可能是由于有限增益的 OTA 中的残余放大器或者与电容的不匹配造成的。一个满幅度信号频率从101KHz 到 4.9MHz 的信号的信噪比（ SNR）、信噪比和失真率（ SNDR）、和杂散自由动态范围（ SFDR）如图 7 所示，转换的动态性能是很平坦的， 其 奈奎斯特频率 的SNDR 下降了 4dB。这说明采用该流水线级拓扑结构使用级的子 ADC S/H 消除了前端 SHA。 当采样频率为从 100KHz到 10MHz时，这个 ADC的 SNR、 SNDR、 SFDR都几乎保持一致。这表明级联采样电路的开关泄露已经不显著，即便是工作于 100ks/s。 ADC的静态性能取决于 10ms/s 时一个满幅输入信号的 2048 个采样值，如图 9 所示；nts重庆大学本科学生毕业设计 （论文）附件 附件 C：译文 C10 而最大 |DNL|和 INL 分别为 0.55和 1.19LSB。 图 6 测量输出频谱在 10 MS / s的满幅 109kHz 正弦波输入信号的 16384点 FFT 图 7 10ms/s的满幅正弦输入信号从 101kHz到 409mHz范围时的 SNDR, SNR和 SFDR 图 8 49kHz的满幅输入正弦信号采样频率从 100kHz到 10mHz时的 SNDR, SNR 和 SFDR nts重庆大学本科学生毕业设计 （论文）附件 附件 C：译文
- 温馨提示:
1: 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
2: 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
3.本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。
人人文库网所有资源均是用户自行上传分享，仅供网友学习交流，未经上传用户书面授权，请勿作他用。
川公网安备: 51019002004831号