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4位CMOS流水线ADC的设计,毕业设计

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Tanner Tools - SPR Example 1LIGHTS: Traffic light controller(not applicable to Global Signal Routing) 17 standard cells (62 gates)Files:index.txt This file.lights_tpr.sdb S-Edit document containing the LIGHTS design example.Used to generate TPR netlist.lights_edn.sdb S-Edit document containing the LIGHTS design example.Used to generate EDIF netlist.lights.tdb An L-Edit document containing the LIGHTS layout.The top level cell (lights) was generated usingL-Edit/SPR.lightslb.tdb A library containing the minimum set of SCMOSLib StandardCells for use in standard cell place & route of theLIGHTS example.lights.tpr A TPR netlist file for the LIGHTS circuit.lights.edn An EDIF netlist file for the LIGHTS circuit.lights.cap A nodal capacitance file for the LIGHTS circuit, generatedby L-Edit/SPR.lights.ext An extraction definition file for L-Edit/Extract.This process definition file supports MOSIS/Orbit N-well2.0um Process Technology.lights_edn.sp A SPICE file containing the LIGHTS design example generatedfrom lights_edn.sdb - Used for LVS.lights_tpr.sp A SPICE file containing the LIGHTS design example generatedfrom lights_tpr.sdb - Used for LVS.lights.spc A SPICE file extracted from the layout of the LIGHTS designexample - Used for LVS.lights.vdb LVS setup file for the LIGHTS design example.lights.lvs Output from LVS comparision.lights.lst Listing file from the LVS comparision.ext_devc.md Model definition file for the SPICE files.lights.xst A cross-section definition file for L-Edit/Cross-Section.This process definition file supports MOSIS/Orbit N-well2.0um Process Technology. Copyright 1994-2003 Tanner EDA, A Division of Tanner Research, Inc.All Rights Reserved.Tanner Research, Inc.2650 East Foothill BoulevardPasadena, CA 91107, USATelephone: 1-877-304-5544 (Toll Free)1-626-792-3000Fax: 1-626-792-0300e-mail: supportnts重庆大学本科学生毕业设计 （论文）附件 附件 A： 任务书 A 1 附件 A： 毕业设计（论文）任务书 设计（论文）中文题目 ： 4 位 CMOS 流水线 ADC 的设计 设计（论文）的主要内容与要求： 本课题要求基于 CMOS 工艺设计一个 4 位流水线 ADC， 论文 的主要内 及要求 如下： （ 1） 要求设计的 4 位流水线 ADC 的性能指标如下： 分辨率 ： 4位 ； 5V单电源供电 , 功耗 50 mW； 单端或者差分输入，输入信号峰值为 2V； 5V输出逻辑 ； 采样速率为 20MSPS； （ 2） 根据以上要求需要完成的任务及内容如下： 根据所给定的性能指标设计 出 4位流水线 ADC 各部分电路和整体电路原理图； 利用 ORCAD 对 4 位流水线 ADC 的各部分和整体电路进行模拟，给出仿真 结果； 对整体电路进行优化 设计 ，确定 整体电路图 ； 利用 L-EDIT 进行版图设计，给出版图后仿真结果。 （ 3）学生前期需要准备的工作如下： 掌握 CMOS 模拟和数字集成电路的分析与设计； 熟练掌握 4 位流水线 ADC 的内部电路结构、工作原理、性能指标等； 查 阅 相关资料和文献了解 4 位流水线 ADC 的设计流程； 学会熟练使用 ORCAD、 L-EDIT 等辅助设计软件的使用； 查阅相关资料和文献 确定初步设计方案 和 撰写 开题报告 。 进 度 安 排 序号 设计（论文）工作 内容 时间 （起止周数） 1 英文翻译、查阅资料、文献综述和开题报告 第 1 周至第 3 周 2 确定初步设计方案 第 4 周至第 5 周 3 各部分电路的设计、模拟 第 6 周至第 8 周 4 整体电路设计、模拟 第 9 周至第 11 周 5 版图的设计、后仿真 第 12 周至第 14 周 nts重庆大学本科学生毕业设计 （论文）附件 附件 A： 任务书 A 2 6 撰写论文 、准备答辩材料 第 15 周至第 16 周 7 答辩 第 15 周至第 16 周 主要参考文献： 1 吴建辉 . CMOS模拟集成电路分析与设计 M. 北京 : 电子工业出版社 , 2004. 2 美 R.Jacob Backer, Harry W. Li, David E. Boyce. 陈中建等译 .CMOS电路设计 布局与仿真 M. 北京 : 机械工业出版社 , 2006. 3 美 毕查德 拉扎维 . 模拟 CMOS集成电路设计 M. 西安 : 西安交通大学出版社 , 2003. 4 孙润等 . TANNER集成电路设计教程 M. 北京 : 北京希望 电子出版社 , 2002. 5 贾新章等 . OrCAD/PSpice9实用教程 M. 西安 : 西安 电子科技大学出版社 , 2004. 6 陈霞 . 12位 50Msps流水线 A/D转换器的研究与设计 D. 西安 : 西安电子科技大学 , 2007. 7 胡小波 . 12位 40兆采样频率流水线结构模数转换器 D. 武汉 : 华中科技大学 , 2004. 8 陈美娜等 . 用于 10位 100MS/s流水线 A/D转换器的采样保持电路 J. 微电子学 , 2007, 37（ 1） : 89-100. 9 Mutsuo Daito, Hirofumi Matsui, Masaya Ueda, and Kunihiko Iizuka. A 14-bit 20-MS/s Pipelined ADCWith Digital Distortion CalibrationJ. IEEE journal of Solid-State Circuits, 2006, 41(11): 2417-2423. 10 Hsin-Shu Chen, Bang-Sup Song, Kantilal Bacrania. A 14-b 20 M samples/s CMOS pipelined ADCJ. IEEE journal of Solid-State Circuits, 2001, 36(6): 997-1001. 11 Y. Chiu, P. R. Gray, B. Nikolic. A 14-b 12-MS/s CMOS pipeline ADC with over 100-dB SFDRJ. IEEE journal of Solid-State Circuits, 2004, 39(12): 2139 - 2151. 12 Sang-Min Yoo, Jong-Bum Park, Seung-Hoon Lee etc. A 2.5-V 10-b 120-MSample/s CMOS pipelined ADC based on merged-capacitor switching J. IEEE Transactions on Circuits and Systems II: Express Briefs, 2004, 51(5): 269 - 275. 13 Reza Lotfi, Mohammad Taherzadeh-Sani, Omid Shoaei. A 12-BIT 40MSPS 3.3-V 56-mW PIPELINED A/D CONVERETER IN 0.25-um CMOS J. IEEE journal of Solid-State Circuits, 2004: 69-72. 指导教师签字： 年 月 日 系 （教研室） 负责人 审查 意见： 签字： 年 月 日 学生签字： 年 月 日 说明： 1、任务书由指导教师填写，于第七学期（五年制第九学期）期末前下达给学生。 2、 学生签字时间就是 任务下达时间 （ 学生接受 任务 时 间 ） 。 nts 重庆大学本科学生毕业设计（论文） 4 位 CMOS 流水线 ADC 的设计 学 生： 肖 盛 强 学 号： 20053024 指导教师： 潘银松 副教授 专 业： 电子科学与技术 重庆大学 光电工程 学院 二 OO 九 年 六 月 nts Graduation Design(Thesis) of Chongqing University Design of A 4-Bit CMOS Pipelined ADC Undergraduate: Xiao Shengqiang Supervisor: Associate Professor Pan Yinsong Major: Electronic Science And Technology College Of Optoelectronic Engineering Chongqing University June 2009 nts重庆大学本科学生毕业设计 （论文） 中文摘要 I 摘 要 随着数字信号处理技术的迅速发展和成熟，将需处理的模拟信号转换成数字信号来进行信号处理的方法得到了越来越广泛的应用 。 ADC 作为连接模拟和数字世界的接口电路，在这种处理方法中占据着十分重要的地位，甚至影响到了数字信号处理技术的应用和推广。此外，作为 IC 设计主流的 CMOS 技术的不断发展带来了越来越明显的速度、功耗、和成本优势，特别是 SOC 技术、数模混合 IC 设计技术的出现，更是把 ADC 的设计重新推到了设计的重要地位。 本文 设计了一个 4 位 CMOS 流水线 ADC，采样速率为 20MSPS。 在 了解 了CMOS 流水线 ADC 的原理 和分析了若干设计的优缺点 后， 主要 做了以下的工作：（ 1） 采用翻转结构的采样保持电路，降低了功耗；（ 2） 采用了数字纠 错技术和增益误差校正技术，减小了系统的误差；（ 3）采用一种动态比较器来提高速度、降低功耗，该动态比较器直 流功耗为 0；（ 4）对各个核心单元电路进行了仿真 ，并结合设计要求进行了优化。研究结果表明，本次设计达到了要求，具有一定的理论价值和应用前景。 关键词： ADC，流水线，采样保持，子 ADC，子 DACnts重庆大学本科学生毕业设计 （论文） ABSTRACT II ABSTRACT Because of the rapid development and maturing of digital signal processing technology, to convert the analog signals to digital signals becomes more and more popular. As a connection of analog and digital circuits, ADC plays a great role in this processing, and even more affects the application and promotion of digital signal processing technology. In addition, the unceasing development of CMOS technology which is a mainstream of IC design brings more and more obvious speed, power, and cost advantages, and especially the SOC technology and mixed-signal IC design techniques turn up, which put the ADC design to the most important status in design. This paper designs a four bits CMOS pipeline ADC and its sampling rate is 20MSPS. By studying the CMOS pipeline ADCs principle and analyzing the advantages and disadvantages of several designs these things has been done: (1) Using the flip structure sampling circuit to reduce the power consumption; (2) Using the digital correction technology and gain error correction technique, to reduce the error of the system; (3) Using a dynamic comparators for high speed and lower power consumption, and the dynamic comparators dc power is 0; (4) simulate the main unit circuit and optimize the design for the requirements. The research results show that the design meets the standards, and has certain theoretical value and application prospect. Key words： ADC, pipelined, sample-hold, sub-ADC, sub-DAC nts重庆大学本科学生毕业设计 （论文） 目录 IV 目 录 摘 要 . I ABSTRACT . II 1 绪论 . 5 1.1 课题背景 . 5 1.2 国内外研究现状及发展方向 . 6 1.3 论文结构安 排 . 8 2 流水线 ADC 的原理分析 . 9 2.1 流水线 ADC 的工作原理 . 9 2.2 模数转换器的性能参数 . 12 3 流水线 ADC 误差分析及性能改进 . 15 3.1 流水线 ADC 误差分析 . 15 3.1.1 MOS 采样开关的误差 . 15 3.1.2 MDAC 电路的误差分析 . 16 3.1.3 比较器失调 . 18 3.2 减小误差的措施 . 18 3.2.1 底极板采样技术 . 18 3.2.2 数字校正技术 . 18 4 核心单元电路的设计 . 20 4.1 采样保持电路的设计 . 20 4.1.1 采样保持放大器的设计 . 20 4.1.2 采样保持模块的设计 . 22 4.2 子 ADC 的设计 . 24 4.2.1 比较器的设计 . 24 4.2.2 编码电路 (DECODER)的设计 . 26 4.3 子 DAC 的设计 . 27 4.3.1 与非门电路的设计 . 28 4.3.2 子 DAC 电路及仿真 . 29 4.4 数字校正电路的设计 . 31 5 版图设计 . 33 5.1 版图设计简介 . 33 5.1.1 版图设计概述 . 33 nts重庆大学本科学生毕业设计 （论文） 目录 IV 5.1.2 各种元器件的绘法 . 33 5.2 单元电路的版图设计 . 35 5.2.1 采样保持放大器 的版图设计 . 36 5.2.2 采样保持模块的版图设计 . 37 5.2.3 动态比较器的版图设计 . 38 5.2.4 编码器的版 图设计 . 39 5.2.5 与非门电路的版图设计 . 40 5.2.6 子 DAC 版图设计 . 41 5.2.7 D 触发器的版图设计 . 42 结 论 . 43 致 谢 . 44 参 考 文 献 . 45 nts重庆大学本科学生毕业设计 （论文） 2 流水线 ADC 的原理分析 IV 1 绪论 1.1 课题背景 随着计算机技术、多媒体技术、信号处理 (DSP)技术、微电子技术的发展，电子技术的应用己经逐渐渗透到军事和民用领域的各个角落，不断推出先进的电子系统。目前，在信号传输和信号处理领域，大都采用数字系统进行信号处理。但是，对来自于自然界的信号，如语音信号、传感器信号等大多是模拟量，而且处理后的数字信号往往还要再转换为模拟信号，以实现系统对外界的控制。因此在模拟世界和数字 处理系统之间，必然要存在转换接口。当前先进的电子设备系统中 ， 它 的 前 端 和 后 端 处 理 都 分 别 应 用 到 A/D(Analog-to-Digital) 和D/A(Digital-to-Analog)转换器。模数转换器 (ADC)就是将模拟信号转换为数字信号的接口电路，它的功能是把外界的模拟输入量转换为按照一定规则与之对应的数字编码。 在现代先进的电子系统前端和后端都要用到高性能 1（ 包括高分辨率 2、高速、低功耗、小面积等等 ） 的模数转换器和数模转换器，来改善数字处理技术的性能，特别是诸如雷达、声纳、高分辨率视频和图像显示、 军事和医疗成像、高性能控制器与传动器，以及包括无线电话和基站接收机在内的现代数字通讯系统。 A/D和D/A转换器的市场呈稳步增长的发展趋势，在现代军用和民用电子系统中均显示出其重要地位。 2000 年的市场销售额己达 20.3 亿美元。在单片 ADC 的实现方面，相继提出了全并行 (Flash)、子区式 (Subranging)、折叠 -插值 (Folding and Interpolating)、流水线 (Pipelined)、过采样 (Over Sampling)、 -和并行时间交织 (Parallel Time-Interleaved)等结构。 其中全并行结构由于其全并行信号处理的特点，在现有的结构中速度最高，输入到输出延迟最小，但随着分辨率的增加，内部元件数目呈几何级数上升，同时对电阻等元器件精度和匹配特性提出严格的要求；折叠插值结构应用折叠和插值技术纠正了全并行结构中电路规模指数增长的缺点，但折叠处理限制了信号带宽，并且对晶体管的跨导和匹配特性提出了很高的要求；子区式结构通过将转换范围分区和信号分步的方法来换取电路规模和功耗的减少，但其多级转换降低了转换器的转换速度； -结构通过过采样 (fsample/fin2)和噪声整 形可以获得比其他结构都要高的分辨率，但其可以处理的信号频率很低，只适用于音频信号的处理；并行时间交织结构将多路结构一致的 ADC 组合在起，使它们对同一个输入信号进行时间交织采样，以此来实现单个 ADC 所不能达到的速度，然而通道间失调和增益的不匹配、非均匀采样等问题使其难以达到较高的精度。 nts重庆大学本科学生毕业设计 （论文） 2 流水线 ADC 的原理分析 IV 与上述结构相比，流水线结构通过在子区式结构的各级之间引入采样保持放大器 (Sample-and-Hold Amplifier)电路，使得子区转换可以并行工作，大大提高了转换速度；由于其子区转换、流水操作的特点，在实现较高精度的模 数转换时仍然能保持较高的速度和较低的功耗，是一种可以实现高速高分辨率模数转换的结构。 1.2 国内外 研究 现状 及发展方向 在国际上，各著名大学和实验室里都有大量的研究人员从事于各种模数转换器的结构与基础研发工作，其研究目标主要集中在新型 ADC 系统结构、单元电路和具体的技术难点的突破；而公司、生产厂家则主要对已经证实为准确、可靠的A/D 转换技术，从设计、工艺、生产成本等方面进行改进和完善，以期让这些技术和产品 尽快应用于军民用领域。国外 MAXIM,ADI,TI 和美国国家半导体(National Semiconductor)等主要设计生产模拟 IC 的这些专业化大公司的产品代表了当今国际模数转换技术的领先水平。 目前研究比较广泛的模数转换器的主要类型有自校准 (Self-Calibration)A/D 转换器、流水线结构 A/D 转换器、基于折叠和插值技术的 A/D 转换器、 - A/D转换器和电流型 (Current-Mode)A/D 转换器等。 我国从 70年代开始研制 ADC，起步不算晚，至今研制出 8位、 10位、 12位、 14 位、 16 位的 ADC 产品。典型的产品水平为 8 位 ADC，转换时间为 400ns， 12位的转换速率为 20Msps。目前采用双极和 CMOS 工艺的 8位 ADC 转换速度分别可达到 120Msps 和 100Msps。 24 所采用 1um 的 CMOS 工艺，研制出了转换速度为20MHz 的 12位 ADC。近年来，随着设计环境和工艺条件的迅速改善，国内单位，如复旦大学专用集成电路和系统国家重点实验室，在高速高精度 CMOS ADC 领域也展开了一些研究，已流片成功低功耗的 10 位、 33Msps 流水线 ADC，清华大学微电子设计中心也成功设计并流片了高分辨率的 13位、 5Msps 的流水线 ADC。 国外生产模数转换器的最著名的厂家主要有以下三家： TI(德州仪器 ),ADI(Analog Device Inc：模拟器件公司 )、 National Semiconductor(国家半导体 )。 其中， TI 在 2000 年成功收购了 BB(Burr-Brown corporation：巴尔 -布劳恩公司 )，成为全球高性能数据转换器的主要供应商。除此之外，还有 MAXIM(美信 )、MOTOROLA 摩托罗拉 )、 Fairchild(仙童 )、 NEC(日本电气 )、 Hitachi(日立 )等公司。表 1.1分别是一些相关产品 的参数 。 nts重庆大学本科学生毕业设计 （论文） 2 流水线 ADC 的原理分析 IV 先进的数模转换器 表 1.1 综合国外一些集成电路制造公司 (主要是美国 )的技术资料和产品手册提供的信息，可以看出，数据转换电路的主要发展趋势 是向高分辨率、高转换速率、低功耗、单电源低电压、单片化、 CMOS 型方向发展。 向高性能方向发展 。 通过采用新型电路结构方案，如 -调制技术，在同样的工艺条件下，单片 ADC的分辨率达到 18 位 24位。将两个或多个较低分辨率的闪电型 ADC 组合起来 (一般都包含数字误差校正逻辑电路 )，即所谓分级式 ADC，又称流水线或多级式 ADC (Subranging Multipass Pipelined Multistage Multistep ADC)。这种类型的转换器既具有高的分辨率，又有很高的转换速率。 向单电源、低电压 、低功耗方向发展 。 采用 CMOS/BiCMOS3工艺工作电压(3V/5V)及电源休眠工作方式 (Sleep Mode)等措施和技术，既可使转换器电路获得高分辨率、高精度和高转换速率，又可达到低功耗 (mW 量级 )，解决了一直存在的精度、速度和功耗之间的矛盾，同时，也适应了便携式仪器的需要。这一点对于航天产品尤为重要。 向单片化方向发展 。 随着半导体工艺水平的不断提高， LSI、 VLSI 工艺的成熟，过去要采用模块、混合电路生产的高性能转换电路逐渐被单片产品所代替，从而降低了芯片的成本和功耗，减小了体积，提高了可靠性。 向混合信号处理芯片方向发展 。 由于 VLSI 技术的成熟及 -调制技术的实现，数字信号处理器 (DSP)及其它标准数字器件 (如微控制器、 EPROM 等 )与高分辨率 4ADC,DAC 可集成于同一芯片上，构成混合信号处理器 (MSP)，从而使转换产品 公司 采样率 MS/S 精度 bit 类型 AD6654 ADI 105 14 PIPELINED AD9430 ADI 210 12 PIPELINED AD9433 ADI 125 12 PIPELINED ADC12DL066 NS 66 12 PIPELINED ADC5500 TI 125 14 PIPELINED MAX1427 MAXIM 80 15 PIPELINED MAX104 MAXIM 1000 8 FLASH MAX106 MAXIM 600 8 FLASH MAX108 MAXIM 1500 8 FLASH nts重庆大学本科学生毕业设计 （论文） 2 流水线 ADC 的原理分析 IV 器和非转换器的界线变得模糊，增强了芯片功能，减少了外围电路，电路得以简化，应用更方便。 在 ADC 电路的设计上，也有了一些新的动向。 - A/D 转换器目前的研发课题是提高转换速率，主要采用高阶调制器和多位量化的方法。目前的调制器一般用 3 阶或 4 阶，为保证闭环的稳定性，一般用多 级级连。多位量化由于会引起非线性，一般用 2位或 3位。流水线型 ADC 和两步并行 ADC 仍是目前高速高分辨率 ADC 的主要结构，流水线 ADC 一般仍采用每级 1.5 位的方法。当分辨率超过 10 位时这两类 ADC 都必须采用校正与纠正的措施。 放大器结构目前流行开关电容、全差分、折叠式、共源共栅。为提高速度，输入电容与反馈电容应尽量小。输入级可采用 p 管降低噪声。电容可用多晶硅 /n+制作。放大器设计中的速度与功耗是相互抵触的，仍是目前放大器设计的主要考虑，同时还必须考虑电容的大小、热噪声、非线性等因素。 比较器结构一般为全差分、 再生式、多级放大器级联的形式。比较器的前面用一个缓冲放大器，用来降低反传噪声。用采样电容可抵消失调误差，但采样电容应尽量小，以提高电路带宽，而且采样电容的下极板应连接到管子栅极，上极板连接到驱动源。在高速应用时，用瞬时短路法使比较器得到迅速恢复。 1.3 论文结构安排 本文共分为六个章节。第一章论述课题的目的和意义 ； 第二章对 ADC 的工作原理以及流水线 ADC 所具有的性能特点进行了分析 ； 第三章着重介绍了流水线ADC 的 误差分析 和减小误差的关键技术分析， 并 根据 本次设计的 任务的 做出了 方案选择； 第四章是 核心单元 电路 部分 的设计和分析 ，主要包括： S/H 电路、运放电路、比较器电路、子 ADC、子 DAC、数字校正电路等，并进行了电路的仿真； 第五章 是主要电路的版图设计，给出了版图设计的原理和版图； 第六章总结了本文设计所得到的结论，并对一些问题进行了讨论。 nts重庆大学本科学生毕业设计 （论文） 2 流水线 ADC 的原理分析 IV 2 流水线 ADC 的原理分析 2.1 流水线 ADC 的工作原理 流水线结构 ADC 可以看作是另一种类型的分区式 ADC5，特点是提高了数据的吞吐量和对比较器误差的容许量。其结构如图 2.1所示。 (a) 流水线结构的 ADC (b) 第 i 级电路结构 图 2.1 流水线结构的 ADC 示意图 它由采样保持放大器和数个级联的流水线级组成，在每一级都具有采样保持电路和子 ADC， DAC，以及减法和增益电路。首先由第一级电路对输入模拟信号采样保持，并完成该级一定位数的模数转换，将此转换结果输出，同时将此转换结果再进行数模转换，将原来保持的模拟信号与此模拟量相减，得到一个量化余量，并放大相应的倍数，其后的每一级都对前一级的放大的余量进行采样，完成采保 第 1 级 第 i 级 第 9 级 数字编码及校正逻辑 CLK 10 位数字输出 采保 1.5 位SADC 1.5 位SADC 00 01 10 2 OUT VIN nts重庆大学本科学生毕业设计 （论文） 2 流水线 ADC 的原理分析 IV 相同的转换过程。图 2.2 描述了这种 A/D 转换器的时序分配，可以看出偶数级采样 （ 把 采样 /保持放大器看成第零级 ） 时奇数级保持，而奇数级采样时偶数级保持，由于前一级的保持和后一级的采样总是同时进行并且整个 A/D 转换器是在全同步时钟控制下运行的，所以后一级相对于前一级的延迟是半个周期，故每一级输出的数据也只比前一级延迟半个周期。为了使每一级输出的数据同步到达，最后的数字电路必须对先输出的数据延迟，每个延迟单元延迟半个周期，延迟单元的个数随级数的增加而逐个减少。 图 2.2 流水线 ADC 的工作时序 正是由于前一级的转换和后一级的采样可以交替进行，每一级都可以同时进行工作，所以它的吞吐量不依 赖于流水线的级数，其采样速率比其他分区式结构ADC 都要高得多。 尽管流水线结构 ADC 的转换存在着“流水线延迟”，使它不能应用于对转换时间要求较高的实时信号处理如反馈系统等场合，一般应用而言，这种延迟影响并不显著。而由于将余量送入下一级之前经过了放大，与其他分区式 ADC 比较，对后一级精度的要求就放宽了 ;增加了增益模块的不利是它将成为了 ADC 中主要的产生功耗的部件，在低功耗设计时须特别考虑。与其它分区式 ADC 一样，流水线结构 ADC 可以用相对少的硬件实现很高的分辨率，失配作为对分辨率的限制能够通过自校准技术消除 ;同时由于对比较器失调的高的容许度和流水线结构的并行处理能力，流水线 ADC 能够同时达到高分辨率和高的速度。此外，在降低功耗方面，流水线结构也具有优势，由于噪声逐级衰减，可以采用逐级按比例缩小的电容，各级流水线的功耗可以逐级减小 ;加上数字校正技术以后，可以采用非临界 全动态比较器，能够使它有很好的高频下有效分辨位数并且降低了功耗。 在实际的流水线 ADC 中，采样 /保持、数模转换、减法器和级间增益模块通常结合在一起用开关电容电路 (SC)来实现，称为增益数模转换器 (multiplying digital to analog converter，简称 MDAC)。它是 pipelined ADC 的主要功能模块，有三重功能 ： 1.减法功能 ： 用前一级的模拟输出值减去该值经子 A/D 量化再进经子 D/Ants重庆大学本科学生毕业设计 （论文） 2 流水线 ADC 的原理分析 IV 变换后的模拟值 ， 以求出余量 ； 2.增益功能 ： 为了使每级能使用同样的参考电压源要对每级的余量乘以一个合适的因子 ； 3.采样 /保持功能 ： 流水线 ADC 由若干级相同的子 ADC 串联构成 ， 所以这些余量增益电路同时又作为各级子 ADC 转换器的采样 /保持电路。 下面我们用每级 1.5 位 SCMDAC 来说明 MDAC 的工作原理，尽管实际电路全部采用差分形式，为简 单起见，我们采用单端结构来说明。 图 2.3 每级 1.5 位 MDAC 的 (a)采样相 ； (b)保持相 图 2.3 为电荷再分布型 MDAC 的单端实现形式，电路由开关、运算放大器和电容组成，这里运放看作是理想运放。电路工作于两相 ： 采样相和保持相 (转移相 )。在采样相，输入信号采样到电容 C1 和 C2 上，在保持相电容由开关控制可以接到三个电平 ： VI、 Vref 和地。保持相开关的控制信号由子 ADC 模块的数字输出产生，当开关接通后，高增益放大器的输入电压 (Summing node voltage)发生变化，引起高增益放大器的 输出电压发生很大的变化，结果通过电容 CF 的负反馈，驱使运放输入电压变为零。结果是最初存储在 C1 和 C2 上的电荷转移到 CF 上。对于图 2.3中的结构，输出电压是输入电压和参考电压的函数 ： 其中 Vref1和 Vref2 可以取 0 或 VR（ 本文以后均采用 VR 表示 FS/2） 。如果三个电容相等，并且在不同的输入信号范围控制信号将 C1 和 C2 接适当的电压 （ 比如在 VI - 1/4VR 时 Vref1 取 VR， Vref2 取 0，可以得到 V0=2VI-VR）， 那么可以得到每级 1.5 位流水线级的传输函数 ： 这种结构的反馈因子是 ： 1 2 1 20 1 1 2( ) ( 2 . 1 )r e f r e fF F FC C C CV V V VC C C 02 / 42 / 4 ( 2 . 2 )2 / 4I R I RI R I RI R I RV V V VV V V V VV V V V nts重庆大学本科学生毕业设计 （论文） 2 流水线 ADC 的原理分析 IV 其中 COpamp 是 运放输入寄生电容 。 MDAC 可以用另外一种结构来实现，即 flip-over 型结构，如图 2.4 所示。 图 2.4 开关电容 flip- over 型 MDA (a) 采样相； (b)保持相 这种结构 MDAC 在采样相反馈电容也用于采样，而在保持相将反馈电容结到输出端组成负反馈放大器，因而可以用更少的电容实现，且反馈因子较大。然而电荷再分布型 MDAC 相对于后者有两个优点 ： 一是后者在保持相与反馈电容串联的开关会影 响负反馈放大器建立的速度，而前者不存在这个问题 ； 二是采用全差分结构，电荷再分布型 MDAC 只通过转移差分电荷工作，能允许很大的输入信号共模变化。因此在文中采用前者来实现 MDAC。 2.2 模数转换器的性能参数 理想 A/D 转换器的量化特性仅由量化方式、输出数字的位数和码制决定。实际 ADC 的性能参数主要分为动态特性和静态特性。其中静态特性与时间无关，反映的是实际量化特性与理想量化特性之间的偏差。如失调误差、增益误差和非线性误差等。动态特性主要有转换速率、信噪比 (SNR)等。就流水线结构模数转换器而言，最常用的 性能指标主要有 Offset(失调误差 )、 Gain Error(增益误差 )、 DNL(差分非线性误差 )、 INL(积分非线性误差 )、 SNR(信噪比 )、 SFDR(无杂散动态范围 )。 (1) 量化方式 (Quantization Method) A/D转换器有两种量化方式，一种是舍入式，一种是舍去式。前者有舍有入，最大量化误差为士 1/2LSB，而舍去式只舍不入，其最大量化误差为 1个 LSB。 (2) 分辨率 (Resolution) A/D 转换器的分辨率是指转换器所能够分辨最小量化信号的能力。它有数字分辨率和模拟分辨率之分 。数字分辨率是指转换器输出码值的位数，输出的位数12( 2 . 3 )FF O p a m pCfC C C C nts重庆大学本科学生毕业设计 （论文） 2 流水线 ADC 的原理分析 IV 越多，转换器的分辨率也就越高。模拟分辨率是指 A/D 转换器所能分辨的模拟输入量的最小增量，是指 1LSB 所代表的模拟量。对于一个 N 位的 ADC， 1LSB 的量程为 1/2n。 (3) 误差 (Error) 除了转换器自身固有的量化误差以外，还有因为实际器件的非理想特性而产生的误差，表现为相同条件下的实际转换曲线与理想转换曲线的偏差。这些误差可分为失调误差、增益误差、积分非线性误差和差分非线性误差。 失调误差又称漂移误差，就是指实际的模数转换器的最低的一个判决电平和理想的模 数转换器的最低的一个判决电平之间差值。一般用 mV 或者满量程的百分比来表示。 增益误差是指去除失调误差，也就是把实际的模数转换器和理想的模数转换器的最低判决电平对齐之后，两者的最高判决电平之间的差值。也用 mV或者满量程的百分比来表示。 差分非线性误差 (Differential Non-linearity)，对于理想的 A/D 转换器而言，相临的两个判决电平之间的差值正好是一个 LSB。对于实际的 A/D 转换器而 言，这些差值就不会正好等于一个 LSB。这些差值与一个 LSB 的差值就是差分非线性误差，它反映了 ADC 局部的误 差。 DNL 可以用下式来得到 DNL(n)=Decision Level(n+l)-Decision Level(n) (2.4) 由此可见， DNL 的具体数值依赖于具体的输出码字，如果不指定具体的输出码字而衡量整个模数转换器的差分非线性误差指标，则指所有码字的 DNL 中最大的一个。 积分非线性误差 (Integral Non-linearity)，对于理想的 A/D 转换器而言，所有的判决电平都位于一条直线上。对于实际的 A/D 转换器而言，这些判决电平 不会完全在一条直线上，或多或少的会存在一些偏移。通常采用端点 端点原则或最小方差原则来从实际芯片中测量出的判决电平拟和出一条最佳直线，来计算 INL。积分非线性误差也可以理解为去除失调误差和增益误差后实际 A/D 转换器的传输曲线和理想的 A/D 转换器的传输曲线之间的差值。 分析可知，只有当失调误差、增益误差和非线生误差三者之和小于 1/2LSB时，再加上转换器自身固有的 1/2LSB 的量化误差，系统的总误差范围才有可能在1LSB 范围内。对于总误差范围在 1LSB 内的 N 位 ADC，可以称其精度为 N 位。 (4) 信噪比 (SNR) 信噪比即 Signal to Noise Ratio，是指信号的均方根幅值与其他所有频谱分 量的均方根幅值 (不包括直流分量和前五次谐波成分 )的比值。它表明了 ADC 所能辨别的最小输入信号的能力。它一般表示成 dB 的形式。 nts重庆大学本科学生毕业设计 （论文） 2 流水线 ADC 的原理分析 IV (5) 无杂散动态范围 (SFDR) SFDR 就是 Spurious Free Dynamic Range，是指信号的均方根幅值与频谱分量峰值的均方根幅值的比值。这个频域峰值可能是噪声，也可能是谐波。计算 SFDR时，只要对信号做频谱分析，测出信号的幅度和噪声与谐波中最高的一个尖峰之间的距离。nts重庆大学本科学生毕业设计 （论文） 4 核心单元电路的设计 15 3 流水线 ADC 误差分析 及 性能改进 3.1 流水线 ADC 误差分析 3.1.1 MOS 采样开关的误差 MOS 采样开关的误差主要有：导通电阻、时钟馈通、沟道电荷注入等。 (1) 导通电阻 MOS 开关管具有导通电阻，因此会引起以下误差： 第一个误差源是由输入开关的导通电阻和采样电容组成的 RC网络的有限带宽引入的。在线性导通情况下 MOS 开关管的 VDS 很小，它的导通电阻是 ： 故采样 RC 网络的 -3dB 频率是 ： 为了减小导通电阻，目前常用的方法有 ： l)采用低闭值电压工艺 ； 2)在工艺条件一定的情况下增大 W/L 的值 ； 3)采用电压提升技术，提高采样开关控制栅电压Vgs。 第一种方法在工艺上成本很高，且就目前的工艺水平而言，闭值电压的降低是有限的 ； 第二