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中断控制器实验报告.doc

ASP068计算机组成原理教学网站

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关键词：: 计算机系统、设计、

资源描述：: ASP068计算机组成原理教学网站,计算机,系统、设计、

内容简介：: 江苏技术师范学院计算机学科实验基地实验报告实验类型必修选修实验日期06年06月28日实验名称中断控制器逻辑设计实验地点实验基地学生姓名指导教师班级评阅教师同组学生计算机科学与工程学院制实验报告内容评分学分一、实验目的理解中断控制器的结构及功能，掌握中断控制器的设计过程，并学会如何采用VHDL语言对硬件逻辑进行描述并下载到FPGA芯片中，从而设计完成一个具有中断控制功能的芯片。二、实验方案与计划（对硬件和项目设计）模块结构和功能设计顶层模块的功能描述接受CPU的送来的初始化命令字，根据中断接口的请求，经屏蔽，判优后，提出中断请求，并接受中断响应，提供操作类型码，接受操作命令字；控制整个中断控制器的运行。中断控制器控制器内部框图IMRIR读写控制逻辑编程文件是编译后产生一个SRAM目标文件编程器件是EPF10K10LC844实验记录的分析、讨论与结论实验小结本次实验基本能满足预定要求，时序、逻辑功能正确，文档健全。四、对指定问题的回答需要学生回答的问题中断控制器的工作过程1中断源通过IR0IR1向A8259发中断请求，使得IRR对应位置1。2IRR中经过中断屏蔽寄存器IMR允许后的置位进入PR，PR将其中高优选权的中断请求从INT输出，送到CPU的INTR3若CPU处于开中断状态，则在当前指令执行完后，启动中断响应总线操作，发出两个INTA负脉冲作为中断响应信号。4收到第一个中断响应INTA负脉冲，完成如下工作1使ISR响应位置1，表示CPU已为该中断请求服务。2使IRR响应位清零。5收到第二个中断响应INTA负脉冲，完成如下工作1将中断类型号送到数据总线（CPU读取中断类型号，经过响应过程后，进入中断服务程序，直到服务结束）。2若8259工作在自动结束中断方式AEOI，则8259清除ISR的响应位，否则直到中断服务结束，发出EOI命令，才能使ISR中的相应位清零。实验前对学生的特殊要求深刻理解组合逻辑控制器结构功能，熟悉VHDL语言，能熟练运用相关开发工具。五、对实验的评价和建议本实验能让学生加深对中断控制器组织结构及功能的理解，以及学会如何在具体的应用环境中综合运用VHDL语言进行硬件描述及功能模拟，但所描述的对象结构简化无实际应用意义，建议增加实验的实际应用性。六、实验附件（程序清单，限于篇幅，本报告只提供顶层程序清单）FILENAMEA8259VHDUSEDINA8259TOPVHDA8259TESTBENCHPROJECTALTERASYNCHRONOUSA8259PURPOSETHISISTHEENTITYANDARCHITECTUREOFTHETOPLEVELA8259LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLENTITYDEFINITIONENTITYA8259ISPORTNMRSTINSTD_LOGICMASTERRESETINPUTCLKINSTD_LOGICCLOCKINPUTNCSINSTD_LOGICCHIPSELECTINPUTNWRINSTD_LOGICWRITEENABLEINPUTNRDINSTD_LOGICREADENABLEINPUTA0INSTD_LOGICA0ADDRESSINPUTNINTAINSTD_LOGICINTERRUPTACKNOWLEDGEINPUTIRINSTD_LOGIC_VECTOR7DOWNTO0INTERRUPTREQUESTSINPUTBUSDININSTD_LOGIC_VECTOR7DOWNTO0DATAINPUTBUSINTOUTSTD_LOGICINTERRUPTOUTPUTDOUTOUTSTD_LOGIC_VECTOR7DOWNTO0DATAOUTPUTBUSENDARCHITECTUREDEFINITIONARCHITECTURESTRUCOFA8259ISCOMPONENTDECLARATIONSCOMPONENTRW_CNTLPORTCLKINSTD_LOGICWR_NINSTD_LOGICRD_NINSTD_LOGICCS_NINSTD_LOGICMRST_NINSTD_LOGICA0INSTD_LOGICAEOI_STBINSTD_LOGICEN_VECTINSTD_LOGICVECT_ININSTD_LOGIC_VECTOR2DOWNTO0VECT_DATAINSTD_LOGIC_VECTOR7DOWNTO0IS_DATAINSTD_LOGIC_VECTOR7DOWNTO0IR_DATAINSTD_LOGIC_VECTOR7DOWNTO0DININSTD_LOGIC_VECTOR7DOWNTO0ISR_CLROUTSTD_LOGIC_VECTOR7DOWNTO0INITOUTSTD_LOGICINIT_DONEOUTSTD_LOGICSW_EOI_CMDOUTSTD_LOGICICW1OUTSTD_LOGIC_VECTOR7DOWNTO0ICW2OUTSTD_LOGIC_VECTOR7DOWNTO0OCW1OUTSTD_LOGIC_VECTOR7DOWNTO0DOUTOUTSTD_LOGIC_VECTOR7DOWNTO0ENDCOMPONENTCOMPONENTINT_LTCHPORTMRST_NINSTD_LOGICCLKINSTD_LOGICINITINSTD_LOGICFREEZEINSTD_LOGICIMINSTD_LOGIC_VECTOR7DOWNTO0IRINSTD_LOGIC_VECTOR7DOWNTO0ISR_CLRINSTD_LOGIC_VECTOR7DOWNTO0AEOI_STBINSTD_LOGICSW_EOI_CMDINSTD_LOGICISR_SET_STBINSTD_LOGICLTIMINSTD_LOGICIRROUTSTD_LOGIC_VECTOR7DOWNTO0ISROUTSTD_LOGIC_VECTOR7DOWNTO0INTOUTSTD_LOGICPOLL_VECTOROUTSTD_LOGIC_VECTOR7DOWNTO0ENDCOMPONENTCOMPONENTINT_SEQPORTMRST_NINSTD_LOGICCLKINSTD_LOGICINTA_NINSTD_LOGICINIT_DONEINSTD_LOGICICW1INSTD_LOGIC_VECTOR7DOWNTO0ICW2INSTD_LOGIC_VECTOR7DOWNTO0VECT_OUTINSTD_LOGIC_VECTOR7DOWNTO0AEOI_STBOUTSTD_LOGICISR_SET_STBOUTSTD_LOGICEN_VECTOROUTSTD_LOGICFREEZEOUTSTD_LOGICINT_VECTOROUTSTD_LOGIC_VECTOR7DOWNTO0ENDCOMPONENTSIGNALDECLARATIONSSIGNALAEOI_STBSTD_LOGICAUTOMATICENDOFINTERRUPTSIGNALSIGNALSW_EOI_CMDSTD_LOGICSWENDOFINTERRUPTCOMMANDSIGNALSIGNALISR_SET_STBSTD_LOGICISRSETSTROBESIGNALSIGNALFREEZESTD_LOGICFREEZEINTERRUPTREGISTERSIGNALSIGNALINITSTD_LOGICICW1INITITIALIZATIONSIGNALSIGNALINIT_DONESTD_LOGICICW1INITITIALIZATIONDONESIGNALSIGNALIMSTD_LOGIC_VECTOR7DOWNTO0INTERRUPTMASKREGISTERSIGNALISR_CLRSTD_LOGIC_VECTOR7DOWNTO0INTERRUPTSERVICECLEARVECTORSIGNALSIGNALLTIMSTD_LOGICLEVEL/EDGETRIGGEREDINTERRUPTMODESIGNALSIGNALEN_VECTORSTD_LOGICENABLEINTERRUPTVECTORSIGNALSIGNALPOLL_VECTORSTD_LOGIC_VECTOR7DOWNTO0PRIORITYENCODEOFINTSERVICEREGISTERSIGNALICW1STD_LOGIC_VECTOR7DOWNTO0INITIALIZATIONCOMMANDWORD1SIGNALICW2STD_LOGIC_VECTOR7DOWNTO0INITIALIZATIONCOMMANDWORD2SIGNALOCW1STD_LOGIC_VECTOR7DOWNTO0OPERATIONCOMMANDWORD1SIGNALINT_VECTORSTD_LOGIC_VECTOR7DOWNTO0INTERRUPTVECTORSIGNALIS_DATASTD_LOGIC_VECTOR7DOWNTO0INTERRUPTSERVICEREGISTERSIGNALIR_DATASTD_LOGIC_VECTOR7DOWNTO0INTERRUPTREQUESTREGISTERARCHITECTUREBODYBEGINRENAMESOMEOFTHECONTROLREGISTEROUTPUTSIMCLK,WR_NNWR,RD_NNRD,CS_NNCS,MRST_NNMRST,A0A0,AEOI_STBAEOI_STB,EN_VECTEN_VECTOR,VECT_INPOLL_VECTOR2DOWNTO0,VECT_DATAINT_VECTOR,IS_DATAIS_DATA,IR_DATAIR_DATA,DINDIN,ISR_CLRISR_CLR,INITINIT,INIT_DONEINIT_DONE,SW_EOI_CMDSW_EOI_CMD,ICW1ICW1,ICW2ICW2,OCW1OCW1,DOUTDOUTINSTANIATEINTERRUPTREGISTERMODULEI_INT_LTCHINT_LTCHPORTMAPMRST_NNMRST,CLKCLK,INITINIT,FREEZEFREEZE,IMIM,IRIR,ISR_CLRISR_CLR,AEOI_STBAEOI_STB,SW_EOI_CMDSW_EOI_CMD,ISR_SET_STBISR_SET_STB,LTIMLTIM,ISRIS_DATA,IRRIR_DATA,INTINT,POLL_VECTORPOLL_VECTORINSTANIATEINT

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