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编号：7409833 类型：共享资源大小：7.33MB 格式：RAR 上传时间：2018-01-15 上传人：专业****设计 IP属地：江苏

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关键词：: 计算机系统、设计、

资源描述：: ASP068计算机组成原理教学网站,计算机,系统、设计、

内容简介：: 江苏技术师范学院计算机学科实验基地实验报告实验类型必修选修实验日期06年06月28日实验名称组合逻辑控制器逻辑设计实验地点实验基地学生姓名指导教师班级评阅教师同组学生计算机科学与工程学院制评分学分实验报告内容一、实验目的理解组合逻辑控制器的结构及功能，理解微命令信号和时序信号的产生，并学会如何采用VHDL语言对硬件逻辑进行描述并下载到FPGA芯片中，从而设计完成一个具有组合逻辑控制器功能的芯片。二、实验方案与计划（对硬件和项目设计）模块结构和功能设计顶层模块的功能描述根据现行指令、控制台命令、时序系统等产生模型机所需微命令；控制整个CPU的运行。输入RST/复位信号CLK/系统时钟；IR_CODE/指令输入16位；输出READ_COM/读存储器；WRITE_COM/写存储器；CPR0_P/寄存器R0的打入脉冲CPR1_P/寄存器R1的打入脉冲CPR2_P/寄存器R2的打入脉冲CPR3_P/寄存器R3的打入脉冲CPC_P/寄存器C的打入脉冲CPD_P/寄存器D的打入脉冲CPPC_P/寄存器PC的打入脉冲CPSP_P/寄存器SP的打入脉冲CPMBR_P/寄存器MBR的打入脉冲CPMAR_P/寄存器MAR的打入脉冲CPPSW_P/寄存器PSW的打入脉冲SMBR/寄存器MBR的置入端SIR/寄存器IR的置入端EMAR/寄存器MAR的使能端SELA3/选择器A的选择控制（3位）SELB3/选择器B的选择控制（3位）CON_ALU6/ALU的功能控制（6位）SHIFT_REG2/移位器的控制（2位）左移、右移、直传（DM）组合逻辑控制器内部框图1、指令译码器说明由于译码后输出较多，所以按操作类型（IR15IR12），源寄存器号（IR11IR9），源寻址方式（IR8IR6），目的寄存器号（IR5IR3），目的寻址方式（IR2IR0）分为五个译码器。（1）操作类型译码U_OPER_DECOD输入IR15，IR14，IR13，IR12输出MOV，ADD，SUB，AND，OR，EOR，COM，NEG，INC，DEG，SL，SR，JMP_RST，JSR功能描述表IR15IR14IR13IR12IR_OPER_TYPE0000MOV0001ADD0010SUB0011AND0100OR0101EOR0110COM0111NEG1000INC1001DEC1010SL1011RL1100JMP/RSTJMP_RST4/16译码器IR15IR14IR13IR12MOVADDSUBANDOREORCOMNEGINCDECSLSRJSR微操做信号发生器PSWSHIFT_REG2SELA3SELB3CPMAR_PCPMBR_PCPR0_PCPR2_PCPC_PCPSP_PCPPSW_PRSTCON_ALU6EMARSMBRSIRCPR1_PCPR3_PCPD_PCPPC_PREAD_COMIR_CODEWRITE_COM译码器时序发生器CLK编码器编码器编码器编码器1101JSR（2）源寄存器号译码U_SREG_DECOD输入IR11，IR10，IR9输出S_R0,S_R1,S_R2,S_R3,S_SP,S_PSW,S_PC功能IR11DOWNTO9IR_SREG_TYPE000S_R0001S_R1010S_R2011S_R3100S_SP101S_PSW110111S_PC（3）源寄存器寻址方式译码U_SADDR_DECOD输入IR8，IR7，IR6输出S_ADDR_REG,S_ADDR_INDI,S_ADDR_DECR,S_ADDR_INCR,S_DOUB_INDI,S_ADDR_VARI,S_ADDR_SKP功能IR8IR7IR6IR_SREG_ADDR000RS_ADDR_REG001RS_ADDR_INDI010RS_ADDR_DECR011RS_ADDR_INCR100RS_DOUB_INDI101XRS_ADDR_VARI110SKPS_ADDR_SKP111（4）目的寄存器号译码U_DREG_DECOD输入IR5，IR4，IR3输出D_R0,D_R1,D_R2,D_R3,D_SP,D_PSW,D_PC功能3/8译码器IR11IR10IR9S_R0S_R1S_R2S_R3S_SPS_PSWS_PC3/8译码器S_ADDR_REGS_ADDR_INCRS_DOUB_INDIS_ADDR_VARIIR8IR7IR6S_ADDR_INDIS_ADDR_DECRS_ADDR_SKPIR5DOWNTO3IR_DREG_TYPE000D_R0001D_R1010D_R2011D_R3100D_SP101D_PSW110111D_PC（5）目的寄存器寻址方式译码U_DADDR_DECOD输入IR2，IR1，IR0输出D_ADDR_REG,D_ADDR_INDI,D_ADDR_DECR,D_ADDR_INCR,D_DOUB_INDI,D_ADDR_VARI,D_ADDR_SKP功能IR2IR1IR0IR_DREG_ADDR000RD_ADDR_REG001RD_ADDR_INDI010RD_ADDR_DECR011RD_ADDR_INCR100RD_DOUB_INDI101XRD_ADDR_VARI110SKPD_ADDR_SKP1112、时序发生器模块编号U_CLOCK_SYSTEM；说明模型机的时序系统采取三级时序（工作周期，时钟周期，工作脉冲）（1）工作周期模型机设置六种工作周期状态，用六个周期状态触发器作为它们的标志。某一时期内只有其中一个周期状态触发器为1，指明CPU现在所处的工作周期状态，为该阶段的工作提供时间标志与依据。由于暂时不考虑中断与DMA，所以只设置四个工作周期。1）取指周期FT2）源周期ST3/8译码器IR5IR4IR3D_R0D_R1D_R2D_R3D_SPD_PSWD_PCD_ADDR_INCRD_DOUB_INDID_ADDR_VARI3/8译码器IR2IR1IR0D_ADDR_REGD_ADDR_INDID_ADDR_DECRD_ADDR_SKP3）目的周期DT4）执行周期ET不同类型指令所需的工作周期可能不同。在每一工作周期结束前，判断下一个周期状态是什么，并为此准备好进入该周期的条件，如发出电位信号1ST等，到本周期结束的时刻，实现周期状态的定时切换。1FTFT_SET_1（2）时钟周期（节拍）U_CLOCK_CIRCLE以主存访问周期所需时间为时间周期的宽度。一个工作周期包含若干节拍，根据不同指令的需要，节拍数可变。设计一个时钟周期计数器T，从T0开始进入一个计数循环，表示进入新的工作周期。如果本工作周期还需延长，则发T1，计数器T将继续计数，开始新的节拍。如果本工作周期应当结束，则发命令T0。计数器T的状态经译码产生节拍状态，如T0，T1，T2等，作为分步操作的时间标志。ENCPTTI1上升沿TI10X00TIT0T1T2T3001000010100100010110001（3）工作脉冲U_CLOCK_PULSEDFTCQ1FTCPFTFT1DTCPDTDDTCQDTDETCQ1ETCPETETDSTCQ1STCPSTSTT_COUNTERENT1TICPTPU_CLOCK_COUNTERU_CLOCK_DECODE3/6译码器TIT0T1T2T3T4ANDST0STT0ANDST2STT2ANDST1STT1ANDST3STT3ANDDT0DTT0ANDST4STT4ANDDT1DTT1ANDDT3DTT3ANDDT2DTT2ANDDT4DTT0ANDET1ETT1ANDET0ETT0ANDET2ETT2ANDET3ETT3ANDFT0FTT0模型机在每个时钟周期的末尾发一个工作脉冲P，作为各种同步脉冲的来源。工作脉冲P的前沿作为打入寄存器的定时，标志一个数据通路操作的完成。P的后沿作为周期切换的定时，在此时刻对时钟周期计数器T计数、打入新的工作周期状态。分频系数的选取F_CLKP的周期为访存所需时间。3、编码器（1）输入选择器A的控制信号的编码U_CODE_SELA输入R0_TO_A,R1_TO_A,R2_TO_A,R3_TO_A,C_TO_A,D_TO_A,PC_TO_A,SP_TO_A输出SEL_A功能R0_TO_AR1_TO_AR2_TO_AR3_TO_AC_TO_AD_TO_APC_TO_ASP_TO_ASEL_A1000000000001000000001001000000100001000001100001000100000001001010000001011000000001111（2）输入选择器B的控制信号的编码U_CODE_SELB输入R0_TO_B,R1_TO_B,R2_TO_B,R3_TO_B,C_TO_B,D_TO_B,PSW_TO_B,MBR_TO_B输出SEL_B分频器CLKPP_INVER编码器ASEL_AR0_TO_AR1_TO_AR2_TO_AR3_TO_AC_TO_AD_TO_APC_TO_ASP_TO_ARST编码器ASEL_BR0_TO_BR1_TO_BR2_TO_BR3_TO_BC_TO_BD_TO_BPSW_TO_BMBR_TO_B功能R0_TO_BR1_TO_BR2_TO_BR3_TO_BC_TO_BD_TO_BPSW_TO_BMBR_TO_BSEL_B1000000000001000000001001000000100001000001100001000100000001001010000001011000000001111（3）ALU的控制信号编码U_CODE_ALU_CON6输入A，B，A_ADD_B,A_SUB_B,A_COM,B_COM,A_ADD_1,A_SUB_1,A_NEG,A_AND_B,A_OR_B,A_EOR_B输出ALU_CON6功能ALU_CON6S3S2S1S0编程文件是编译后产生一个SRAM目标文件编程器件是EPF10K10LC844实验记录的分析、讨论与结论从被测试的指令MOV（R1），（R2）的仿真波形图可以看出，FT0，ST0，ST1，ST2，ET0，ET2几个时钟中所发的微命令都正确。实验小结本次实验基本能满足预定要求，时序、逻辑功能正确，文档健全。四、对指定问题的回答需要学生回答的问题工作脉冲如何产生简述工作脉冲的作用。答工作脉冲从系统时钟分频得到，分频系数由访存周期决定；工作脉冲的前沿作为打入寄存器的定时，其后沿作为周期切换的定时，在此刻对时钟周期计数器T计数、打入新的工作周期状态。实验前对学生的特殊要求深刻理解组合逻辑控制器结构功能，熟悉VHDL语言，能熟练运用相关开发工具。五、对实验的评价和建议本实验能让学生加深对组合逻辑控制器组织结构及功能的理解，以及学会如何在具体的应用环境中综合运用VHDL语言进行硬件描述及功能模拟，但所描述的对象结构简化无实际应用意义，建议增加实验的实际应用性。六、实验附件有关程序LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_ARITHALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYCPU_CONTROLISPORTIR_CODEINSTD_LOGIC_VECTOR15DOWNTO0PULSEINSTD_LOGICRESETINSTD_LOGICRESETCLOCKPULSECPPSW_POUTSTD_LOGICSELA3OUTSTD_LOGIC_VECTOR2DOWNTO0SELB3OUTSTD_LOGIC_VECTOR2DOWNTO0CON_ALU6OUTSTD_LOGIC_VECTOR5DOWNTO0SHIFT_REG2OUTSTD_LOGIC_VECTOR1DOWNTO0READ_COMOUTSTD_LOGICWRITE_COMOUTSTD_LOGICSMBROUTSTD_LOGICSIROUTSTD_LOGICEMAROUTSTD_LOGICCPMBR_POUTSTD_LOGICCPMAR_POUTSTD_LOGICCPR0_POUTSTD_LOGICCPR1_POUTSTD_LOGICCPR2_POUTSTD_LOGICCPR3_POUTSTD_LOGICCPC_POUTSTD_LOGICCPD_POUTSTD_LOGICCPPC_POUTSTD_LOGICCPSP_POUTSTD_LOGICINT_ENOUTSTD_LOGICINTRINSTD_LOGICINTAOUTSTD_LOGICPSW_FLAGINSTD_LOGIC_VECTOR5DOWNTO0INTA_IT3OUTSTD_LOGICENDCPU_CONTROLARCHITECTURECPU_CONTROL_ARCHOFCPU_CONTROLISCOMPONENTOPER_DECODERPORTIR15_12INSTD_LOGIC_VECTOR3DOWNTO0OP_MOVOUTSTD_LOGICOP_ADDOUTSTD_LOGICOP_SUBOUTSTD_LOGICOP_ANDOUTSTD_LOGICOP_OROUTSTD_LOGICOP_EOROUTSTD_LOGICOP_COMOUTSTD_LOGICOP_NEGOUTSTD_LOGICOP_INCOUTSTD_LOGICOP_DECOUTSTD_LOGICOP_SLOUTSTD_LOGICOP_SROUTSTD_LOGICOP_JMP_RSTOUTSTD_LOGICOP_JSROUTSTD_LOGICOP_STIOUTSTD_LOGICOP_CLIOUTSTD_LOGICENDCOMPONENTCOMPONENTCODE_SHIFTPORTDMINSTD_LOGICSHIFT_SLINSTD_LOGICSHIFT_SRINSTD_LOGICSHIFT_REG2OUTSTD_LOGIC_VECTOR1DOWNTO0ENDCOMPONENTCOMPONENTD_REG_DECODPORTIR5_3INSTD_LOGIC_VECTOR2DOWNTO0D_R0OUTSTD_LOGICD_R1OUTSTD_LOGICD_R2OUTSTD_LOGICD_R3OUTSTD_LOGICD_SPOUTSTD_LOGICD_PSWOUTSTD_LOGICD_PCOUTSTD_LOGICD_TMPOUTSTD_LOGICENDCOMPONENTCOMPONENTDADDR_DECODPORTIR2_0INSTD_LOGIC_VECTOR2DOWNTO0D_ADDR_REGOUTSTD_LOGICD_ADDR_INDIOUTSTD_LOGICD_ADDR_DECROUTSTD_LOGICD_ADDR_INCROUTSTD_LOGICD_DOUB_INDIOUTSTD_LOGICD_ADDR_VARIOUTSTD_LOGICD_ADDR_SKPOUTSTD_LOGICD_ADDR_TMPOUTSTD_LOGICENDCOMPONENTCOMPONENTS_REG_DECODPORTIR11_9INSTD_LOGIC_VECTOR2DOWNTO0S_R0OUTSTD_LOGICS_R1OUTSTD_LOGICS_R2OUTSTD_LOGICS_R3OUTSTD_LOGICS_SPOUTSTD_LOGICS_PSWOUTSTD_LOGICS_PCOUTSTD_LOGICS_TMPOUTSTD_LOGICENDCOMPONENTCOMPONENTSADDR_DECODPORTIR8_6INSTD_LOGIC_VECTOR2DOWNTO0S_ADDR_REGOUTSTD_LOGICS_ADDR_INDIOUTSTD_LOGICS_ADDR_DECROUTSTD_LOGICS_ADDR_INCROUTSTD_LOGICS_DOUB_INDIOUTSTD_LOGICS_ADDR_VARIOUTSTD_LOGICS_ADDR_SKPOUTSTD_LOGICS_ADDR_TMPOUTSTD_LOGICENDCOMPONENTCOMPONENTCODE_SELBPORTR0_TO_BINSTD_LOGICR1_TO_BINSTD_LOGICR2_TO_BINSTD_LOGICR3_TO_BINSTD_LOGICC_TO_BINSTD_LOGICD_TO_BINSTD_LOGICPSW_TO_BINSTD_LOGICMBR_TO_BINSTD_LOGICSEL_BOUTSTD_LOGIC_VECTOR2DOWNTO0ENDCOMPONENTCOMPONENTCODE_SELAPORTR0_TO_AINSTD_LOGICR1_TO_AINSTD_LOGICR2_TO_AINSTD_LOGICR3_TO_AINSTD_LOGICC_TO_AINSTD_LOGICD_TO_AINSTD_LOGICSP_TO_AINSTD_LOGICPC_TO_AINSTD_LOGICSEL_AOUTSTD_LOGIC_VECTOR2DOWNTO0ENDCOMPONENTCOMPONENTCODE_ALUPORTOP_AINSTD_LOGICOP_BINSTD_LOGICA_ADD_BINSTD_LOGICA_SUB_BINSTD_LOGICA_COMINSTD_LOGICB_COMINSTD_LOGICA_ADD_1INSTD_LOGICA_SUB_1INSTD_LOGICA_NEGINSTD_LOGICA_AND_BINSTD_LOGICA_OR_BINSTD_LOGICA_EOR_BINSTD_LOGICRESETINSTD_LOGICALU_CON6OUTSTD_LOGIC_VECTOR5DOWNTO0ENDCOMPONENTSIGNALOP_MOVSTD_LOGICSIGNALOP_ADDSTD_LOGICSIGNALOP_SUBSTD_LOGICSIGNALOP_ANDSTD_LOGICSIGNALOP_ORSTD_LOGICSIGNALOP_EORSTD_LOGICSIGNALOP_COMSTD_LOGICSIGNALOP_NEGSTD_LOGICSIGNALOP_INCSTD_LOGICSIGNALOP_DECSTD_LOGICSIGNALOP_SLSTD_LOGICSIGNALOP_SRSTD_LOGICSIGNALOP_JMPSTD_LOGICSIGNALOP_JSRSTD_LOGICSIGNALOP_STISTD_LOGICSIGNALOP_CLISTD_LOGICSIGNALS_R0STD_LOGICSIGNALS_R1STD_LOGICSIGNALS_R2STD_LOGICSIGNALS_R3STD_LOGICSIGNALS_SPSTD_LOGICSIGNALS_PSWSTD_LOGICSIGNALS_PCSTD_LOGICSIGNALS_TMPSTD_LOGICSIGNALD_R0STD_LOGICSIGNALD_R1STD_LOGICSIGNALD_R2STD_LOGICSIGNALD_R3STD_LOGICSIGNALD_SPSTD_LOGICSIGNALD_PSWSTD_LOGICSIGNALD_PCSTD_LOGICSIGNALD_TMPSTD_LOGICSIGNALS_ADDR_REGSTD_LOGICSIGNALS_ADDR_INDISTD_LOGICSIGNALS_ADDR_DECRSTD_LOGICSIGNALS_ADDR_INCRSTD_LOGICSIGNALS_DOUB_INDISTD_LOGICSIGNALS_ADDR_VARISTD_LOGICSIGNALS_ADDR_SKPSTD_LOGICSIGNALS_ADDR_TMPSTD_LOGICSIGNALD_ADDR_REGSTD_LOGICSIGNALD_ADDR_INDISTD_LOGICSIGNALD_ADDR_DECRSTD_LOGICSIGNALD_ADDR_INCRSTD_LOGICSIGNALD_DOUB_INDISTD_LOGICSIGNALD_ADDR_VARISTD_LOGICSIGNALD_ADDR_SKPSTD_LOGICSIGNALD_ADDR_TMPSTD_LOGICSIGNALR0_TO_ASTD_LOGICSIGNALR1_TO_ASTD_LOGICSIGNALR2_TO_ASTD_LOGICSIGNALR3_TO_ASTD_LOGICSIGNALC_TO_ASTD_LOGICSIGNALD_TO_ASTD_LOGICSIGNALSP_TO_ASTD_LOGICSIGNALPC_TO_ASTD_LOGICSIGNALR0_TO_BSTD_LOGICSIGNALR1_TO_BSTD_LOGICSIGNALR2_TO_BSTD_LOGICSIGNALR3_TO_BSTD_LOGICSIGNALC_TO_BSTD_LOGICSIGNALD_TO_BSTD_LOGICSIGNALPSW_TO_BSTD_LOGICSIGNALMBR_TO_BSTD_LOGICSIGNALOP_ASTD_LOGICSIGNALOP_BSTD_LOGICSIGNALA_ADD_BSTD_LOGICSIGNALA_SUB_BSTD_LOGICSIGNALA_COMSTD_LOGICSIGNALA_ADD_1STD_LOGICSIGNALA_SUB_1STD_LOGICSIGNALA_NEGSTD_LOGICSIGNALA_AND_BSTD_LOGICSIGNALA_OR_BSTD_LOGICSIGNALA_EOR_BSTD_LOGICSIGNALDMSTD_LOGICSIGNALSHIFT_SLSTD_LOGICSIGNALSHIFT_SRSTD_LOGICSIGNALDOU_OPERSTD_LOGICDOUBLEOPERATORSIGNALSIN_OPERSTD_LOGICSINGLEOPERATORSIGNALTWO_OPERSTD_LOGICSIGNALZERO_OPERSTD_LOGICSIGNALZERO_TEMPSTD_LOGICSIGNALCONDITIONSTD_LOGICTYPESTATE_TYPEISINITIAL,FT0,ST0,ST1,ST2,ST3,ST4,DT0,DT1,DT2,DT3,DT4,ET0,ET1,ET2,ET3,IT0,IT1,IT2,IT3,IT4,IT5SIGNALPRESENT_STATE,NEXT_STATESTATE_TYPESIGNALFT0_TO_ST0STD_LOGICSIGNALFT0_TO_DT0STD_LOGICSIGNALFT0_TO_ET0STD_LOGICSIGNALST0_TO_ST1STD_LOGICSIGNALST1_TO_ST2STD_LOGICSIGNALST1_TO_DT0STD_LOGICSIGNALST1_TO_ET0STD_LOGICSIGNALST2_TO_ST3STD_LOGICSIGNALST2_TO_DT0STD_LOGICSIGNALST2_TO_ET0STD_LOGICSIGNALST3_TO_ST4STD_LOGICSIGNALST4_TO_DT0STD_LOGICSIGNALST4_TO_ET0STD_LOGICSIGNALDT0_TO_DT1STD_LOGICSIGNALDT0_TO_ET0STD_LOGICSIGNALDT1_TO_DT2STD_LOGICSIGNALDT1_TO_ET0STD_LOGICSIGNALDT2_TO_DT3STD_LOGICSIGNALDT2_TO_ET0STD_LOGICSIGNALDT3_TO_DT4STD_LOGICSIGNALDT3_TO_ET0STD_LOGICSIGNALDT4_TO_ET0STD_LOGICSIGNALET0_TO_ET1STD_LOGICSIGNALET0_TO_ET2STD_LOGICSIGNALET0_TO_FT0STD_LOGICSIGNALET1_TO_ET2STD_LOGICSIGNALET1_TO_FT0STD_LOGICSIGNALET2_TO_ET3STD_LOGICSIGNALET2_TO_FT0STD_LOGICSIGNALET3_TO_FT0STD_LOGICSIGNALET0_TO_IT0STD_LOGICSIGNALET1_TO_IT0STD_LOGICSIGNALET2_TO_IT0STD_LOGICSIGNALET3_TO_IT0STD_LOGICSIGNALIT_ENTERSTD_LOGICBEGINZERO_TEMPIR_CODE15DOWNTO12,OP_MOVOP_MOV,OP_ADDOP_ADD,OP_SUBOP_SUB,OP_ANDOP_AND,OP_OROP_OR,OP_EOROP_EOR,OP_COMOP_COM,OP_NEGOP_NEG,OP_INCOP_INC,OP_DECOP_DEC,OP_SLOP_SL,OP_SROP_SR,OP_JMP_RSTOP_JMP,OP_STIOP_STI,OP_CLIOP_CLI,OP_JSROP_JSRU_DREG_DECOD_REG_DECODPORTMAPIR5_3IR_CODE5DOWNTO3,D_R0D_R0,D_R1D_R1,D_R2D_R2,D_R3D_R3,D_SPD_SP,D_PSWD_PSW,D_PCD_PC,D_TMPD_TMPU_DADDR_DECODADDR_DECODPORTMAPIR2_0IR_CODE2DOWNTO0,D_ADDR_REGD_ADDR_REG,D_ADDR_INDID_ADDR_INDI,D_ADDR_DECRD_ADDR_DECR,D_ADDR_INCRD_ADDR_INCR,D_DOUB_INDID_DOUB_INDI,D_ADDR_VARID_ADDR_VARI,D_ADDR_SKPD_ADDR_SKP,D_ADDR_TMPD_ADDR_TMPU_SREG_DECOS_REG_DECODPORTMAPIR11_9IR_CODE11DOWNTO9,S_R0S_R0,S_R1S_R1,S_R2S_R2,S_R3S_R3,S_SPS_SP,S_PSWS_PSW,S_PCS_PC,S_TMPS_TMPU_SADDR_DECOSADDR_DECODPORTMAPIR8_6IR_CODE8DOWNTO6,S_ADDR_REGS_ADDR_REG,S_ADDR_INDIS_ADDR_INDI,S_ADDR_DECRS_ADDR_DECR,S_ADDR_INCRS_ADDR_INCR,S_DOUB_INDIS_DOUB_INDI,S_ADDR_VARIS_ADDR_VARI,S_ADDR_SKPS_ADDR_SKP,S_ADDR_TMPS_ADDR_TMPU_CODE_SEL_BCODE_SELBPORTMAPR0_TO_BR0_TO_B,R1_TO_BR1_TO_B,R2_TO_BR2_TO_B,R3_TO_BR3_TO_B,C_TO_BC_TO_B,D_TO_BD_TO_B,PSW_TO_BPSW_TO_B,PSW_TO_BZERO_TEMP,MBR_TO_BMBR_TO_B,SEL_BSELB3U_CODE_SEL_ACODE_SELAPORTMAPR0_TO_AR0_TO_A,R1_TO_AR1_TO_A,R2_TO_AR2_TO_A,R3_TO_AR3_TO_A,C_TO_AC_TO_A,D_TO_AD_TO_A,SP_TO_ASP_TO_A,PC_TO_APC_TO_A,SEL_ASELA3U_COD_ALUCODE_ALUPORTMAPOP_AOP_A,OP_BOP_B,A_ADD_BA_ADD_B,A_SUB_BA_SUB_B,A_COMA_COM,B_COMB_COM,B_COMZERO_TEMP,A_ADD_1A_ADD_1,A_SUB_1A_SUB_1,A_NEGA_NEG,A_AND_BA_AND_B,A_OR_BA_OR_B,A_EOR_BA_EOR_B,RESETRESET,ALU_CON6CON_ALU6U_COD_SHCODE_SHIFTPORTMAPDMDM,SHIFT_SLSHIFT_SL,SHIFT_SRSHIFT_SR,SHIFT_REG2SHIFT_REG2U_PULSEPROCESSPULSEBEGINIFPULSEEVENTANDPULSE0THENPRESENT_STATEIFRESET1THENNEXT_STATEIFFT0_TO_ST01THENNEXT_STATEIFST0_TO_ST11THENNEXT_STATEIFST1_TO_ST21THENNEXT_STATEIFST2_TO_ST31THENNEXT_STATEIFST3_TO_ST41THENNEXT_STATEIFST4_TO_DT01THENNEXT_STATEIFDT0_TO_DT11THENNEXT_STATEIFDT1_TO_DT21THENNEXT_STATEIFDT2_TO_DT31THENNEXT_STATEIFDT3_TO_DT41THENNEXT_STATEIFDT4_TO_ET01THENNEXT_STATEIFET0_TO_ET11THENNEXT_STATEIFET1_TO_ET21THENNEXT_STATEIFET2_TO_ET31THENNEXT_STATEIFET3_TO_FT01THENNEXT_STATENEXT_STATENEXT_STATENEXT_STATENEXT_STATENEXT_STATENEXT_STATENEXT_STATEFT0ENDCASEENDPROCESSU_STATEFT0_TO_ST0TWO_OPERANDNOTS_ADDR_REGOROP_JSRANDCONDITIONANDS_ADDR_INDIORS_ADDR_INCRFT0_TO_DT0TWO_OPERANDS_ADDR_REGORSIN_OPERANDNOTD_ADDR_REGFT0_TO_ET0TWO_OPERANDS_ADDR_REGANDD_ADDR_REGOROP_JSRANDNOTCONDITIONORCONDITIONANDS_ADDR_REGORSIN_OPERANDD_ADDR_REGOROP_JMPST0_TO_ST1TWO_OPEROROP_JSRST1_TO_ST2TWO_OPERANDNOTS_ADDR_INDIANDNOTS_ADDR_DECROROP_JSRANDS_ADDR_INCRST1_TO_DT0TWO_OPERANDS_ADDR_INDIORS_ADDR_DECRANDNOTD_ADDR_REGST1_TO_ET0TWO_OPERANDS_ADDR_INDIORS_ADDR_DECRANDD_ADDR_REGOROP_JSRANDS_ADDR_INDIST2_TO_ST3TWO_OPERANDNOTS_ADDR_INCRST2_TO_DT0TWO_OPERANDS_ADDR_INCRANDNOTD_ADDR_REGST2_TO_ET0TWO_OPERANDS_ADDR_INCRANDD_ADDR_REGOROP_JSRST3_TO_ST4TWO_OPERST4_TO_DT0TWO_OPERANDNOTD_ADDR_REGST4_TO_ET0TWO_OPERANDD_ADDR_REGDT0_TO_DT1OP_MOVANDNOTD_ADDR_INDIANDNOTD_ADDR_DECRORDOU_OPERORSIN_OPERDT0_TO_ET0OP_MOVANDD_ADDR_INDIORD_ADDR_DECRDT1_TO_DT2OP_MOVANDNOTD_ADDR_INCRORDOU_OPERORSIN_OPERANDNOTD_ADDR_INDIANDNOTD_ADDR_DECRDT1_TO_ET0OP_MOVANDD_ADDR_INCRORDOU_OPERORSIN_OPERANDD_ADDR_INDIORD_ADDR_DECRDT2_TO_DT3OP_MOVANDD_ADDR_VARIORDOU_OPERORSIN_OPERANDNOTD_ADDR_INCRDT2_TO_ET0OP_MOVANDNOTD_ADDR_VARIORDOU_OPERORSIN_OPERANDD_ADDR_INCRDT3_TO_DT4DOU_OPERORSIN_OP

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