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计算机
系统、设计、
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ASP068计算机组成原理教学网站,计算机,系统、设计、
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计算机科学与工程学院,Lecture 4 主存储器,主存分类、主要技术指标和基本操作原理SRAM与DRAM原理存储容量扩展,2,一. 主存储器处于全机中心地位,当前计算机正在执行的程序和数据均存放在存储器中.DMA技术和输入/输出技术,在存储器与输入/输出系统之间直接传送数据共享存储器的多处理机,利用存储器存放共享数据,并实现处理机之间的通信,3,二. 半导体存储器的分类,读/写存储器(RAM)静态动态只读存储器(ROM) 掩膜式ROM，由芯片制造商在制造时写入内容可编程序的只读存储器(PROM)有熔丝式PROM，刚出厂的产品熔丝是全部接通的，使用前，用户根据需要断开某些单元的熔丝(写入),4,二. 半导体存储器的分类,可擦除可编程序的只读存储器(EPROM)产品出厂时,所有存储单元都不导通,当浮置栅注入电子后,存储单元将通导;当芯片用紫外线照射后,浮置栅上的电子将逸散,即整体擦除可用电擦除的可编程序的只读存储器(E2PROM)编程原理和EPROM同,但读写操作可按每个位或每字节进行(类似于SRAM),但每字节的写入周期要几毫秒,寿命为10万次.快闪存储器(Flash Memory)用电擦除,但只能整体擦除或分区擦除,5,二. 半导体存储器的分类,6,二. 半导体存储器的分类,存储器应用SRAM Cache(高速缓冲存储器)DRAM 计算机主存储器ROM 固定程序,微程序控制存储器PROM 用户自编程序,用于工业控制机或电器中EPROM 用户编写并可修改程序 或产品试制阶段试编程序EEPROM IC卡上存储信息Flash 固态盘,IC卡,7,三. 主存储器的主要技术指标,容量计算机可寻址的最小单位是一个存储字一个存储字所包括的二进制位数称为字长一个字节为8个二进制位一个字可以由若干字节组成有些计算机可以按“字节”寻址,这种机器称为“字节可寻址”计算机容量=主存储器存储单元总数存储字长,8,三. 主存储器的主要技术指标,存储器存取时间(Memory Access Time)启动一次存储器操作到完成该操作所经历的时间存储周期(Memory Cycle Time)连续启动两次独立的存储器操作(例如连续两次读操作)所需间隔的最小时间通常存储周期略大于存取时间具有合适价格的主存储器能提供信息的速度总跟不上CPU的处理速度,9,四. 主存储器的基本操作,读操作：存储器CPUCPU把信息字的地址送到AR,经地址总线送往主存储器.CPU发读(Read)命令.CPU等待主存储器的Ready回答信号,Ready为 1,表示信息已读出经数据总线,送入DR写操作：CPU存储器CPU把信息字的地址送到AR，经地址总线送往主存储器,并将信息字送往DR.CPU发写(Write)命令.CPU等待主存储器的Ready回答信号,Ready为 1,表示信息已从DR经数据总线写入主存储器,10,五. 读/写存储器,半导体存储器的基本单元（BIT） 6管MOS静态存储单元静态存储器SRAM单管MOS动态存储单元动态存储器DRAM,11,五. 读/写存储器,半导体RAM记忆元件RAM要求能随机地对存储器中的任何单元进行存取，而且与存取的时间和该单元的物理位置无关。元件要求如下特性：有2种稳定状态；在外部信号激励下，2种稳定状态能进行无限次相互转换；在外部信号激励下，能读出2种稳定状态；可靠地存储。MOS开关管,12,五. 读/写存储器(SRAM),存储单元和存储器T1T4组成2个反相器，交叉耦合组成触发器。T5，T6是读、写控制门。字选择线传送读、写信号。单元未选中，字线低电位，位线高电位，T5、T6截止，触发器与位线断开，存储单元保持读：字线来高电位。若原来是1态(T1通，T2止)，电流从位线1经T5流向T1，在位线1上产生负脉冲。若原来是0态(T2通，T1止)，电流从位线2经T6流向T2，在位线2上产生负脉冲。写：位线1低电位、位线2高电位，字线来高电位。位线2通过T6向T1栅极充电，T1通；而T2栅极通过T5和位线1放电，T2止；写入1。写0时位线1高电位、位线2低电位。,13,五. 读/写存储器(SRAM),MOS静态存储器结构图I/WE=0，写/WE=1，读A0A1选择行A2A3选择列,14,五. 读/写存储器(SRAM),MOS静态存储器结构图,15,五. 读/写存储器(SRAM),1K静态存储器框图,16,五. 读/写存储器(SRAM),SRAM读周期的主要技术参数(P109图4.5)地址读数时间 t片选读时间 t片选禁止到输出的传输延迟时间 t地址对片选的建立时间 t,sAdr,17,五. 读/写存储器(SRAM),SRAM读周期时序时序,18,五. 读/写存储器(SRAM),SRAM写周期的主要技术参数(P110 图4.6)地址对写允许/WE的建立时间 t地址对写允许/WE的保持时间 t片选对写控制的建立时间 t片选对写控制的保持时间 t输入数据对写允许的建立时间 t数据对写允许的保持时间 t最小写允许宽度 t读出恢复时间 tSR写允许到输出的传输延迟 t,SUAdr,hAdr,SUDin,hDIN,19,五. 读/写存储器(SRAM),SRAM写周期时序时序地址建立应该在写信号到达前。,20,五. 读/写存储器(DRAM),动态存储器三管存储单元读出和写入部分分开读出：读出数据线预置高电平，读出选择线来高电平，使T3通若电容C存储了电荷，T2通，读出数据线上有负脉冲若电容C没有存储电荷，,T2不通，读出数据线电压无变化写入：写入选择线加高电平写“1”：写入数据线加高电平，电容C充电写“0”：写入数据线加低电平，电容C放电,21,五. 读/写存储器(DRAM),动态存储器单管存储单元写入: 字线为高电平,T导通,写1: 数据线为低电平,VDD通过T对Cs充电写0: 数据线为高电平,Cs通过T放电读出:数据线预充电至高电平; 当字线出现高电平后,T导通,若原来Cs充有电荷,则Cs放电,使数据线电位下降,经放大后,读出为1。若原来Cs上无电荷,则数据线无电位变化,放大器无输出,读出为0.读出是破坏性的，读出后，要立即对单元重写。,22,五. 读/写存储器(DRAM),地址码分两批送到存储器先送行地址 /RAS，后送列地址 /CAS读出信号保存在读出放大器中,图4.9 16K*1动态存储器框图,23,五. 读/写存储器(DRAM),16K1动态存储器框图说明16K=214，地址码为14位，为了减少封装引脚数，地址码分两批(每批7位)送至存储器。先送行地址，后送列地址。16K位存储单元矩阵由两个64128阵列组成。读出信号保留在读出放大器中。读出时,读出放大器又使相应的存储单元的存储信息自动恢复(重写)，所以读出放大器还用作再生放大器。再生：保存信息是通过电容的充电实现的，但漏电阻的存在，其电荷会逐渐漏掉，从而使存储的信息丢失。因此，必须在电荷漏掉以前就进行充电，这充电过程称为再生，或称为刷新。刷新的最短间隔称为“刷新周期” (=2ms)。,24,五. 读/写存储器(DRAM),16M位DRAM结构：,25,五. 读/写存储器(DRAM),动态存储器的工作方式读工作方式写工作方式读-改写工作方式在一个/RAS周期内，先读出某一单元内容，然后再把新数据改写进该单元。页面工作方式保持/RAS为低，改变列地址，实现对某一行的读写减少两次输入地址带来的访问延迟,访问速度提高2到3倍再生（刷新）工作方式DRAM特点(与SRAM相比)DRAM每片容量大，引脚少; 价格低; 功率低;但DRAM速度低，须再生SRAM常用于容量不大的高速存储器,26,六. DRAM的研制与发展,增强型DRAM (EDRAM) (异步)EDRAM的存取时间和周期时间比普通DRAM减少一半集成了小容量SRAM,SRAM中保存的是最后一次读操作所在行的全部内容Cache DRAM (CDRAM) (异步) 有比EDRAM更大的SRAMSRAM能作为真正的Cache使用,即不仅最近存取的一行SRAM也可以用作支持串行存取数据块的缓冲器,27,六. DRAM的研制与发展,EDO(扩充数据输出)DRAM (异步)普通DRAM,输入行地址和列地址后必须等待电路稳定,才能有效的读写数据,等待读/写周期完成后才能输入下一个地址;而EDO 在读出放大器之后,增加一个锁存器,于是在整个CAS周期都能有效输出数据,因此,EDO不必等待当前的读/写周期完成即可启动下一个读/写周期同步DRAM (SDRAM)典型的DRAM是异步工作的,CPU送出地址和控制信号到存储器后,要等待存储器的Ready信号的返回,才能继续工作;而SDRAM与CPU之间的数据传送是同步的,CPU送地址和控制命令到SDRAM(由SDRAM锁存),至SDRAM完成操作的时间是已知的,在此其间CPU可进行其他工作,而不必等待之.,28,介绍：同步动态RAM,SDRAM采用成组传送方式,除了传送第一个数据需要地址建立时间和行线充电时间以外,在以后顺序读出数据时,均可省去上述时间.SDRAM内有方式寄存器和控制逻辑,允许设置成组传送数据长度允许设定SDRAM接收命令到传送数据的等待时间即它有一个256字节的EEPROM,其中存放内存的速度,容量,电压与行,列地址带宽SDRAM有两个存储体提供了并行操作的机会.,29,六. DRAM的研制与发展,集成随机存储器(IRAM)习惯上所说的RAM条,包括存储单元阵列,刷新逻辑,裁决逻辑,地址分时,控制逻辑及时序.30pin SIMM 始用于8028672pin SIMM 始用于80486168pin DIMM 始用于Pentiun(PC66, PC100, PC133)184pin DIMM Pentiun4,30,六. DRAM的研制与发展,Rambus DRAM(RDRAM)RDRAM采用垂直封装,装配非常紧凑它与CPU之间传送数据是通过专用的RDRAM总线进行的,除了开始传送需要较大存取时间,以后可达到500Mb/s的传输率ASIC DRAM根据用户需求而设计的专用存储器芯片。例如：Video Memory，双端口存储器。DDR SDRAM双倍速率SDRAM,31,七. 半导体存储器的组成与控制,位扩展对数据位进行扩展（并联），加大字长方法：ADR、/CS、/WE、/RD并联，Data拼接字扩展对地址空间进行扩展（串联），增加存储器中存储单元数量方法：ADR、Data、/WE、/RD并联，由/CS区分各芯片的地址范围字位扩展存储器总容量：M * N芯片容量：L * K所需芯片数：M/L * N/K先进行位扩展,再字扩展,最后与CPU连接,32,七. 半导体存储器的组成与控制,33,七. 半导体存储器的组成与控制,34,七. 半导体存储器的组成与控制,35,七. 半导体存储器的组成与控制,36,七. 半导体存储器的组成与控制,存储器总容量：4K*8位芯片容量：1K*4位所需芯片数：4K/1K* 8位/4位,访存控制信号,37,补充：主存与CPU的连接,主存的外部接口信号线：地址线Ai数据线Di片选线/CE(或/CS)读/写控制线/WE或R/W主存与CPU的连接方法是：低位地址线、数据线直接相连高位地址线经译码后产生片选信号/CS控制总线组合形成读/写控制信号/WE或R/W,38,七. 半导体存储器的组成与控制,存储器总容量：64K*8位芯片容量：16K*4位所需芯片数：64K/16K* 8位/4位,39,七. 半导体存储器的组成与控制,存储控制集中刷新：在一个刷新周期内,利用一段固定的时间,依次对存储器的所有行逐一再生,在此其间停止对存储器的读和写。例:存储器有1024行,系统工作时间为200ns，RAM刷新周期为2ms。这样，一个刷新周期内共有10000个工作周期，其中用于再生的是1024个工作周期，用于读和写为8976个工作周期. 分布式刷新：采取在2ms时间内分散地将1024行刷新一遍的方法.具体做法是将刷新周期除以行数,得到两次刷新操作的时间间隔。上例中,2ms除以1024等于1953ns,即每隔1953ns产生一次刷新请求.,40,七. 半导体存储器的组成与控制,存储校验线路在主存中设置差错校验线路，以提高主存与CPU、外设频繁高速交换数据的可靠性。早期计算机多使用奇偶校验，以节约主存位数的使用。由于制造工艺的发展，现在主存的位数可以更多，大部分计算机的主存都有纠正错误代码的功能(ECC)。一般采用海明码。,41,八. 多体交叉存储器,计算机中大容量的主存,可以由多个存储体组成,每个存储体都有自己的读写电路、AR和DR, 称为”存储模块”。在M(M=2m)个模块上交叉编址，称为模M交叉编址。使用地址码低位字段选择不同的存储模块，高位字段指向相应模块内的存储字。称为“低位多体交叉编址”。连续地址分布在相邻的不同模块内。线路简单,但容易发生冲突质数模块不易冲突,但有复杂线路实现物理地址到模块号及块内地址的转换存储体的存取周期没有变,但对CPU来说速度提高了若干倍,42,八. 多体交叉存储器,4
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