《超大规模集成电路设计导论》第章：逻辑设计技术

22 04 2020 1 第四章逻辑设计技术 清华大学计算机系 22 04 2020 2 第一节MOS管的串 并联特性晶体管的驱动能力是用其导电因子 来表示的 值越大 其驱动能力越强 多个管子的串 并情况下 其等效导电因子应如何推导 一 两管串联 22 04 2020 3 设 Vt相同 工作在线性区 将上式代入 1 得 由等效管得 22 04 2020 4 比较 3 4 得 同理可推出N个管子串联使用时 其等效增益因子为 22 04 2020 5 二 两管并联 同理可证 N个Vt相等的管子并联使用时 22 04 2020 6 第二节各种逻辑门的实现一 与非门 22 04 2020 7 与非门电路的驱动能力在一个组合逻辑电路中 为了使各种组合门电路之间能够很好地匹配 各个逻辑门的驱动能力都要与标准反相器相当 即在各种工作条件下 各个逻辑门的驱动能力至少不低于标准反相器的驱动能力 设 标准反相器的导电因子为 n p 22 04 2020 8 设 与非门的导电因子为 n1 n2 n p1 p2 p 1 a b 1 1时 下拉管的等效导电因子 effn n 2 2 a b 0 0时 上拉管的等效导电因子 effp 2 p 3 a b 1 0或0 1时 上拉管的等效导电因子 effp p综合以上情况 驱动能力最低的工作情况是 1 3 应使 effp p p effn n n 2即要求p管的沟道宽度比n管大1 25倍以上 22 04 2020 9 二 或非门 22 04 2020 10 设 或非门的导电因子为 n1 n2 n p1 p2 p 1 当a b 0 0时 上拉管的等效导电因子 effp p 2 2 当a b 1 1时 下拉管的等效导电因子 effn 2 n 3 当a b 1 0或0 1时 下拉管的等效导电因子 effn n综合以上情况 在驱动能力最低的工作情况 1 3 应使 effp p 2 p effn n n即 p 2 n所以W p W n 2 n p 2 2 5 5即要求p管的宽度要比n管宽度大5倍 22 04 2020 11 三 CMOS与或非门 22 04 2020 12 1 a b c d 0 0 0 0时 effp p 2 a b c d 1 1 1 1时 effn n 3 a b c d有一个为1时 effp 2 p 3 4 a b c d 1 1 0 0或a b c d 0 0 1 1时 effn n 2 5 a b c d 0 1 0 1或1 0 1 0或0 1 1 0或1 0 0 1时 effp p 2综合以上情况 在驱动能力最低的工作情况 4 5 应使 effp p 2 p effn n 2 n则 W p W n n p 2 5 22 04 2020 13 四 CMOS传输门 1 单管传输门一个MOS管可以作为一个开关使用 电路中Cl是其负载电容 当Vg 0时 T截止 相当于开关断开 当Vg 1时 T导通 相当于开关合上 22 04 2020 14 Vi Vg Vt时 输入端处于开启状态 设初始时Vo 0 则Vi刚加上时 输出端也处于开启状态 MOS管导通 沟道电流对负载电容Cl充电 至Vo Vi Vi Vg Vt时 输入沟道被夹断 设此时Vo Vg Vt 则Vi刚加上时 输出端导通 沟道电流对Cl充电 随着Vo的上升 沟道电流逐渐减小 当Vo Vg Vt时 输出端也夹断 MOS管截止 Vo保持Vg Vt不变 综上所述 Vi Vg Vt时 MOS管无损地传输信号Vi Vg Vt时 Vo Vg Vt信号传输有损失 为不使Vo有损失需增大Vg 22 04 2020 15 2 CMOS传输门为了解决NMOS管在传输时的信号损失 通常采用CMOS传输门作为开关使用 它是由一个N管和一个P管构成 工作时 NMOS管的衬底接地 PMOS管的衬底接电源 且NMOS管栅压Vgn与PMOS管的栅压Vgp极性相反 Vi Vo Vgn Vdd Vgp 22 04 2020 16 Vgp 1 Vgn 0时 双管截止 相当于开关断开 Vgp 0 vgn 1时 双管有下列三种工作状态 ViVgp Vtp P管导通 Vi通过双管对Cl充电至 Vo ViVi Vgn VtnN管截止 Vi Vgp Vtp P管导通 Vi通过P管对Cl充电至 Vo Vi通过上述分析 CMOS传输门是较理想的开关 它可将信号无损地传输到输出端 22 04 2020 17 传输门特性 22 04 2020 18 五 异或门与同或门 1 异或门 22 04 2020 19 2 同或门 22 04 2020 20 T6 T7总是导通的 ABX001100010111A B 0 0时 T1 T2 T3 T4关 T5通 Vdd通过T7充电 X 1 A B 1 0时 T1 T3关 T2 T4通 T5通 T7 T5 T4形成通路 X 0 A B 0 1时 T1 T3通 T2 T4关 T5通 T7 T5 T3形成通路 X 0 A B 1 1时 T1 T2 T3 T4通 T5关 Vdd通过T7充电 X 1 22 04 2020 21 第三节可编程逻辑器件 数字系统的组成部件 ASSP Application Specific Standard ProductASIC Application Specific Integrated CircuitPLD ProgrammableLogicDevice 22 04 2020 22 可编程逻辑器件分类 互连特性 确定型和统计型可编程特性一次编程熔丝或逆熔丝EPROM结构EEPROM FLASHSRAM结构的复杂程度PLD CPLD FPGA 22 04 2020 23 PLA设计方法 1 把功能表转化成表达式 并把原表达式中的最小项归并简化 功能表 22 04 2020 24 22 04 2020 25 2 对上式各乘积项进行编号 形成 与 阵列 22 04 2020 26 3 改写输出表达式 形成 或 阵列 22 04 2020 27 4 画电路图 5 设计版图 22 04 2020 28 第四节触发器 Flip Flop 触发器用于寄存信息 它分为以下三大类 1 静态触发器 信息寄存是依靠具有反相功能的门电路的直流交叉偶合来实现 当时钟禁止时 触发器的输出电平保持不变 2 动态触发器 信息寄存是利用栅电容的电荷存储来实现 当时钟禁止时 触发器输出逻辑状态将被破坏 3 准静态触发器 信息寄存主要依靠静态触发器中的直流交叉偶合来实现 但有少部分时间用了动态电路中栅电容的电荷存储效应来实现信息保持 22 04 2020 29 1 静态触发器 22 04 2020 30 2 动态触发器 22 04 2020 31 改进的动态触发器 22 04 2020 32 3 准静态触发器 22 04 2020 33 第五节存储器 Memory 存储器是用来存储信息的 它分为以下两大类 1 只读存储器ROM 使用时只能读出信息 掩膜MROM 制造时写入信息 可编程PROM 使用前用户写入信息 写入后不能改写 可擦除EPROM EEPROM 使用前用户写入信息 写入后能改写 22 04 2020 34 2 随机存储器RAM 使用时可读写信息 动态随机存储器DRAM 用管子少 面积小 功耗低 信号需要再生 静态随机存储器SRAM 信号不需要再生 抗干扰能力强 用管子多 面积大 功耗大 22 04 2020 35 一 动态随机存储器DRAM最简单的DRAM存储单元是单管单元 它由一个晶体管与一个和源极相连的电容构成 单元写入过程 字线为高 数据线为低 写 1 数据线为高 写 0 单元读出过程 字线为高 数据线预冲电至高 Cs上有电荷 读出 1 Cs上无电荷 读出 0 22 04 2020 36 特点 1 位线的寄生电容CD较大 Cs CD大约1 10 根据电荷守恒原理 VD是很小的 数据线上读出要用灵敏放大器 2 读出是破坏性的 读出后要对单元进行再生 3 线路简单 单元占面积小 速度快 22 04 2020 37 二 静态随机存储器SRAM 22 04 2020 38 T1 T4交叉耦合静态触发器 存储信息 T5 T6把触发器与字线 位线连接起来 字线不选中 T5 T6截止 存储单元处于保持状态 字线选中 T5 T6导通 如列线选中单元 T7 T8导通 单元状态经过T7 T8传至读出放大器或写入信息经过T7 T8 T5 T6进入静态触发器 22 04 2020 39 三 掩膜只读存储器MROM全固定式MROM 把信息预先放到生产过程中所使用的掩膜版中 这种存储器的写入准确性和稳定性都很高 适合与大批量生产 MROM的存储单元由两种类型单元构成 低开启电压的存储单元 存 1 高开启电压的存储单元 存 0 22 04 2020 40