Verilog实验报告

201420152G02A30501电子电路设计训练（数字EDA部分）实验报告（2015年5月20日）教学班学号姓名组长签名成绩自动化科学与电气工程学院目录目录1实验一、简单组合逻辑和简单时序逻辑111实验任务1简单组合逻辑1111实验要求1112模块的核心逻辑设计1113测试程序的核心逻辑设计1114仿真实验关键结果及其解释212实验任务2简单时序逻辑3121实验要求3122模块的核心逻辑设计3123测试程序的核心逻辑设计3124仿真实验关键结果及其解释413实验小结4实验二、条件语句和ALWAYS过程块521实验任务1利用条件语句实现计数分频时序电路5211实验要求5212模块的核心逻辑设计5213测试程序的核心逻辑设计6214仿真实验关键结果及其解释722实验任务2用ALWAYS块实现较复杂的组合逻辑电路8221实验要求8222模块的核心逻辑设计8223测试程序的核心逻辑设计9224仿真实验关键结果及其解释1023实验小结11实验三、赋值、函数和任务1231实验任务1阻塞赋值与非阻塞赋值的区别12311实验要求12312模块的核心逻辑设计12313测试程序的核心逻辑设计13314仿真实验关键结果及其解释1432实验任务2在VERILOGHDL中使用函数16321实验要求16322模块的核心逻辑设计16323测试程序的核心逻辑设计18324仿真实验关键结果及其解释1933实验任务3在VERILOGHDL中使用任务20331实验要求20332模块的核心逻辑设计20323测试程序的核心逻辑设计21324仿真实验关键结果及其解释2233实验小结22实验四、有限状态机2341实验任务1基于状态机的串行数据检测器23411实验要求23412模块的核心逻辑设计23413测试程序的核心逻辑设计25414仿真实验关键结果及其解释2642实验任务2楼梯灯26421实验要求26422模块的核心逻辑设计27423测试程序的核心逻辑设计31424仿真实验关键结果及其解释3243实验小结341实验一、简单组合逻辑和简单时序逻辑11实验任务1简单组合逻辑111实验要求（1）设计一个两位数据比较器，比较两个数据A和B。若两数据相同，则给出结果1，否则给出结果0。（2）设计一个字节（8位）的比较器，比较两个字节A70和B70的大小。若A大于B，则输出高电平，否则输出低电平。112模块的核心逻辑设计（1）两位数据比较器ASSIGNEQUALAB10/用连续赋值语句ASSIGN对结果EQUAL赋值，AB时，EQUAL输出为1，否则为0（2）字节数据比较器ASSIGNRESAB10/用连续语句ASSIGN对结果EQUAL赋值，AB时EQUAL输出为1，否则输出为0113测试程序的核心逻辑设计（1）两位数据比较器ALWAYS50CLOCKCLOCK/产生周期性跳变的时钟，50个时间单位跳变一次ALWAYSNEGEDGECLOCK/ALWAYS后的语句表示时序控制，每次时钟下降沿时刻产生不同的A和BBEGINARANDOM2BRANDOM2/每次随机产生A和BEND2INITIALBEGIN100000000STOPEND/系统任务，暂停仿真以观察波形（2）字节数据比较器ARANDOM256BRANDOM256/A和B从0255共256个数中随机产生，即可生成8位字节数据114仿真实验关键结果及其解释（1）两位数据比较器图1两位数据比较器波形图如图1所示，A和B相同时EQUAL输出为高电平，否则输出低电平。（2）字节数据比较器图2字节数据比较器波形图3如图2所示，AB时，RES输出高电平，否则RES输出低电平。12实验任务2简单时序逻辑121实验要求设计一个分频器，将时钟波形二分频。122模块的核心逻辑设计ALWAYSPOSEDGECLK_IN/ALWAYS语句后表示时序控制，每次CLK_IN时钟上升沿时刻进行动作BEGINIFRESETCLK_OUT0/RESET信号为低电平时，输出清零ELSECLK_OUTCLK_OUT/RESET为高电平时，输出时钟CLK_OUT在输入时钟CLK_IN的上升沿时刻翻转END123测试程序的核心逻辑设计ALWAYSCLK_CYCLECLKCLK/产生输入时钟INITIALBEGINCLK0RESET110RESET0/RESET给低电平，输出清零110RESET1/RESET复位100000STOP/系统任务，暂停仿真以便观察波形END4124仿真实验关键结果及其解释图3二分频器的波形图如图3所示，输入时钟CLK被二分频输出。13实验小结通过实验一，我掌握了如下内容1）ASSIGN连续赋值语句的使用。2）ALWAYS,INITIAL块的使用。3）REG,WIRE等数据类型的适用范围4）调用被测试模块的方法5实验二、条件语句和ALWAYS过程块21实验任务1利用条件语句实现计数分频时序电路211实验要求（1）设计20分频计数器，将10MHZ的时钟分频为500KHZ的时钟。（2）利用10MHZ的时钟，设计一个给定单周期形状的周期波形。212模块的核心逻辑设计（1）20分频计数器BEGINIFJ9/对计数器进行判断，计十个数翻转一次，则一个周期计20个数，即实现20分频BEGINJ20XYYTMP/X与Y变量内容互换，要求顺序执行，采用阻塞赋值方式ENDENDTASK（实验指导书上采用快速排序算法，我对快速排序不熟悉，故采用选择排序算法）323测试程序的核心逻辑设计BEGINA0B0C0D0REPEAT50BEGIN100ARANDOM15BRANDOM15CRANDOM15DRANDOM15/随机生成参与排序的数A,B,C,D22END324仿真实验关键结果及其解释图16使用任务进行排序输出波形使用任务进行排序得到的输出波形如图16所示。输出以16进制显示，可见排序功能实现正确。33实验小结通过实验三，我掌握了如下内容（1）深入理解了阻塞与非阻塞赋值的区别。（2）掌握了在VERILOGHDL中使用函数的方法，进一步熟悉了IFELSE和CASE分支结构的使用。（3）掌握了用REPEAT语句实现FOR循环结构的方法。（4）掌握了在VERILOGHDL中使用任务的方法，回顾了排序算法。23实验四、有限状态机41实验任务1基于状态机的串行数据检测器411实验要求设计一个串行数据监测器。要求是连续4个或4个以上为1时输出1，其他情况下输出0。412模块的核心逻辑设计ALWAYSPOSEDGECLKIFRSTSTATENUM_JITTER1ELSESTATENUM_JITTER1ELSESTATEACTIVEEND/我尝试在INACTIVE状态下增加一个等待判断状态PENDING1，且输出采用ALWAYS块给寄存器变量赋值的形式，但效果不佳，见结果分析部分31423测试程序的核心逻辑设计（1）基本任务仅测试一盏灯INITIALBEGIN/短开关信号测试SWITCH0100SWITCH120SWITCH0/第一个开关信号持续2S100SWITCH1/10S后第二个开关信号到来30SWITCH0/第二个开关信号持续3S40SWITCH1/4S后又一开关信号到来60SWITCH0/长开关信号测试50SWITCH1995SWITCH0/第一个开关信号持续995S505SWITCH1/505S后第二个开关信号到来90SWITCH0/第二个开关信号持续9S30SWITCH1/3S后第二个开关信号到来10SWITCH0/10S后开关信号结束/SUM330END三盏灯的测试只需在测试程序中调用3个单盏灯测试程序，且开关信号分为SWITCH1SWITCH3，表示灯的亮灭的输出变量分为LIGHT1LIGHT3。（2）防抖任务INITIALBEGINCLOCK0IN010IN150IN03IN13212IN020IN110IN08IN12IN08IN13IN050STOPEND424仿真实验关键结果及其解释（1）基本任务图20开关信号持续时间小于8S的情况图21开关信号持续时间大于8S的情况33只对一盏灯进行控制和测试时，开关信号持续时间小于或大于8S的情况分别如图20、图21所示。图20中，红色光标线处开始有一开关信号，持续时间2S，对应亮灯信号则在开关信号到来时跳变成1，持续8S后跳变回0。图21中，红色光标处开始的开关信号持续时间为995S，则对应亮灯信号在开关信号消失后再持续4S才跳变回0。（2）去抖任务图22用连续赋值的方法设计的去抖程序图23用ALWAYS块赋值方法对老师的程序稍作改变的结果如图22所示，显然，由于输出为FILTERED|IN，故当有IN1抖动输入时输出依然会跳变，只是随抖动结束输出也跳变回0。增加一个状态并用ALWAYS块赋值得到的结果如图23。由图中可见，这种方法对原输入状态为0时的防抖功能实现较好，但反而对原状态为1时效果不好，不仅没有实现