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2位二进制数据比较器实验报告一 实验目的1.熟悉Quartus II软件的基本操作 2.学习使用Verilog HDL进行设计输入 3.逐步掌握软件输入、编译、仿真的过程 二 实验说明本次实验是要设计一个2位的二进制数据比较器。该电路应有两个数据输入端口A、B，每个端口的数据宽度为2 ，分别设为A0、A1和B0、B1、A0、B0为数据低位， 、B1为数据高位。电路的输出端口分别为EQ（A=B 的输出信号）、LG（AB时的输出信号）和SM（AB)?1b1:1b0;assign SM=(AB)?1b1:1b0;endmodule(2)module yangying(A,B,EQ,LG,SM);input 1:0A,B;output EQ,LG,SM;reg EQ,LG,SM; always(A or B) begin if(A=B) begin EQ=1b1; LG=1b1; SMB) begin EQ=1b1; LG=1b0; SM=1b0; end else begin EQ=1b0; LG=1b0; SM=1b1; end endendmodule2 仿真结果五、实验体会通过2位二进制数据比较器的设计，使我们更加熟悉Quartus 软件进行数字系统设计的步骤，以及运用Verilog HDL进行设计输入，并掌握2位二进制数据
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