电子实验指导书

目录一、集成门电路（2）二、TTL集电极开路门与三态输出门的应用（8）三、加法器（14）四、数据选择器（18）五、触发器（22）六、集成电路计数器、译码和显示（29）七、移位寄存器（34）八、集成定时器（40）九、电子秒表（46）十、模/数和数/模转换器（51）实验一集成门电路一、实验目的1学习测试“与非”门电路的电压传输特性和逻辑功能。2了解“与非”门组成的其它逻辑门。二、实验原理“与非”门是门电路中应用较多的一种，它的逻辑功能是全“1”出“0”，有“0”出“1”。即只有当全部输入端都接高电平“1”时，输出端才是低电平“0”，否则，输出端为高电平“1”。图11是一个具有3个输入端的“与非”门逻辑图。根据手册规定，“与非”门的高低电平和其他电参数有一定的规范值，（见表11）。若不符合，则表明该“与非”门不能使用。图11图12检验“与非”门应按表11规定的测试条件进行。在实际使用时，有时可用万用表对“与非”门进行简易检验。以TTL“与非”门为例，当接通5V直流电源后，先让各个输入端接高电平，用万用表测量其输出端的电压。然后把各个输入端依次接地，测量输出端的电压，根据测量数据是否符合规范值则可判别这个“与非”门好否。图13集成“与非”门的电压传输特性，指的是“与非”门输出电压U0随输入电压UI变化的关系曲线，如图12所示。图中A点相应的输入电压称为关门电平UOFF，B点相应的输入电压称为开门电平UON。传输特性的测量方法很多，最简单的方法是把直流电压通过电位器分压加在与非门的输入端，如图14所示，用万用表逐点测出对应的输入，输出电压，然后绘制成曲线。为了读数容易，在调节UI过程中即可先监视输出电压的变化，再读出UI来，否则在开门电平和关门电平之间变化的电压不易读出来。为了在示波器上观察到电压传输特性，可按图13接线，可把输出电压U0接入示波器的Y输入端，输入电压UI可由函数信号发生器输出的100HZ正弦波通过二极管半波整流后得到，同时把这个输入信号送入示波器的X轴，作为扫描电压，调节UI大小可在示波器显示屏上观察到一条完整的电压传输特性曲线。（注意，这时示波器的X轴选择开放放在“外接X”）“与非”门可以组成其他基本逻辑电路。图15是由三个“与非”门组成的“或”门电路，它的逻辑表达式为FAB图14图15图16是由四个“与非”门组成的“异或”门电路，它的逻辑表达式为FABA本实验使用的集成“与非”门的型号为74LSOO，它包含四个“与非”门，每个“与非”门有2个输入端，其外引线及内部示意图如图17。UCC为5V。图16图17表11参数名称及符号规范值74LSOO单位直流在数高电平输出电压低电平输出电压高电平输入电流低电平输入电流输出短路电流VOIIVOLIIHIILIOS2504200420100VVAMAMA交流参数输出波形上升时间输出波形下降时间TRTF9151015NSNS用与非门组成的多谐振荡器电路如图18所示。它是一个非对称微分型多谐振荡电路。与非门G1的输出作为与非门G2的输入，与非门G2的输出又通过电容C反馈到与非门G1的输入形成正反馈。与非门G1的输出电压对电容器C反复充放电，同时又使与非门G1不断翻转，周而复始，产生了振荡波形，其振荡周期LNLNTHOHTHOHURCT式中UOH为高电平值，UTH为门槛电压。当OHTH21U时，TRCLN414RC图18若在图中接入R，可使多谐振荡器易于起振。通常R取1K，R取几千欧至十千欧。三、仪器设备及所选用组件箱名称数量设备编号数字电子技术实验箱函数发生器及数字频率计数字式直流电流、电压表集成电路现非门74LSOO1万用表500型1四、预习思考题1根据74LSOO二输入四“与非”门管脚排列，画出实际实验线路。2TTL“与非”门的输出高低电平，一般在什么范围什么是开门电平和关门电平，一般为何值3如何根据“与非”门的逻辑功能及其范围值用万用表检查与非门4如何使用示波器观察“与非”门的电压传输特性5在观察门电路的输出波形时，Y轴输入的交直流选择开关应放在哪个位置在观察时如果出现不稳定的波形或者只有一个亮点，应调节哪个旋钮，如何调节6与非门中多余输入端应作如何处理五、实验内容及步骤1测试与非门的逻辑功能将与非门输出端接电平指示，将逻辑电平（由数据开关提供）接入与非门输入端，接通与非门的5V电源，观察与非门的逻辑功能是否符合真值表内容。逐一测试74LSOO中四只与非门，这种方法是判断与非门好坏的一种简便方法。U0UYI2取任一“与非”门做电压传输特性的直流法；用74LSOO中一只与非门，电路如图14，用万用表逐点测试，（正确处理不用的输入端）。为了读数容易，在调节UI时，可先监视输出电压的变化，再读出UI来，否则在开门电平和关门电平之间变化的电压不易读出来。将读数一一记入表11中，画出电压传输特性曲线，求出关门电平UOFF和开门电平UON，输出高电平UOH，输出低电平UOL。表11直流法测与非门电压传输特性UIU03观察与非门控制特性如图19连接电路，将频率等于1KHZ，幅度等于5V的方波，送入与非门输入端UI，当控制端Y分别加上逻辑0和逻辑1电平（Y接至数据开关），用双踪示波器同时观察UI、U0波形，比较两者的相位，体图19会控制端作用。将结果记入表12。表12U00输入Y10输出F4观察与非门电压传输特性交流法选用一只与非门按图13接线，将频率为1KHZ的正弦波经二极管半波整流后的半波电压加入与非门输入端，同时作为示波器X轴扫描电压。与非门的输出信号送入Y轴输入通道。Y轴输入耦合方式开关置于“DC”。从零开始逐渐加大UI信号，观察并记录电压传输特性曲线。如果需要从电压传输特性曲线上求得各项参数值，则必须事先确定X轴座标原点及X轴灵敏度；X轴不加信号时的光点位置即为坐标原点。将校准信号1V（或2V），1KHZ方波送入X轴，根据光点的横轴偏移量可求出X轴的灵敏度。例如当光点在X轴方向的偏移量为6DIV，则灵敏度为V61/DIV。5“或”门的逻辑功能按图15接线，用三个与非门组成了“或”门电路，同样将“或”门的二个输入端接至数据开关，改变两输入端的电平，看输入与输出之间是否符合“或”逻辑。表13A0011方波方波01输入B010101方波方波输出F6“异或”门的逻辑功能按图16接线，四个与非门组成了“异或”门，将它的两个输入端A、B接至数据开关，改变两输入端电平，测输出电平的变化规律。表14A0011方波方波01输入B010100方波方波输出F7记录上述三种门电路，在一输入端接1KHZ，幅值为4V的方波信号（在数字电子技术实验箱右下方有1KHZ时钟脉冲，将下面小开关投向右侧即可），另一端输入端接“1”或接“0”时，输出端F的波形，记入相应逻辑门的表格中。六、实验报告1整理实验数据及描绘波形。2根据实验数据在坐标纸上按比例画出电压传输特性，并在图上求得开门电平及关门电平。3总结“与非”门、“或”门和“异或”门的逻辑功能。4对实验所观察到的波形进行分析讨论。实验二TTL集电极开路门与三态输出门的应用一、实验目的1掌握TTL集电极开路门（OC门）的逻辑功能及应用。2了解集电极负载电阻RL对集电极开路门的影响。3掌握TTL三态输出门（TSL门）的逻辑功能及应用。二、实验原理数字系统中有时需要把两个或两个以上集成逻辑门的输出端直接并接在一起完成一定的逻辑功能。对于普通的TTL门电路，由于输出级采用了推拉式输出电路，无论输出是高电平还是低电平，输出阻抗都很低。因此，通常不允许将它们的输出端并接在一起使用。集电极开路门和三态输出门是两种特殊的TTL门电路，它们允许把输出端直接并接在一起使用。1TTL集电极开路门（OC门）本实验所用OC与非门型号为2输入四与非门74LS03，内部逻辑图及引脚排列如图31A、B所示。OC与非门的输出管V3是悬空的，工作时，输出端必须通过一只外接电阻RL和电源EC相连接，以保证输出电压符合电路要求。OC门的应用主要有下述三个方面。（1）利用电路的“线与”特性方便的完成某些特定的逻辑功能。图22所示，将两个OC与非门输出端直接并接在一起，则它们的输出2121BABAF即把两个（或两个以上）OC与非门“线与”可完成“与或非”的逻辑功能。（2）实现多路信号采集，使两路以上的信息共用一个传输通道（总线）。（3）实现逻辑电平的转换，以推动荧光数码管、继电路、MOS器件等多种数字集成电路。OC门输出并联运用时负载电阻RL的选择。图23所示电路由N个OC与非门“线与”驱动有N个输入端的N个TTL与非门，为保证OC与非门输出电平符合逻辑要求，负载电阻RL阻值的选择范围为HOCMAXLIIUERILMINN式中IOHOC门输出管截止时（输出高电平UOH）的漏电流（约50A）ILMOC门输出低电平UOL时，允许最大灌入负载电流（约20MA）IIH负载门高电平输入电流（50A）IIL负载门低电平输入电流（16MA）NOC门个数N负载门个数M接入电路的负载门输入端总个数AB图21CCDRL值须小于RLMAX，否则UOH将下降，RL值须大于RLMIN，否则UOH将上升，又RL的大小会影响输出波形的边沿时间，在工作速度较高时，RL应尽量选取接近RLMIN。除了OC与非门外，还有其它类型的OC器件，RL的选择方法也与此类同。图22图232TTL三态输出门（TSL门）TTL三态输出门是一种特殊的门电路，它与普通的TTL门电路结构不同，它的输出端除了通常的高电平、低电平两种状态外（这两种状态均为低阻状态），还有第三种输出状态高阻状态，处于高阻状态时，电路与负载之间相当于开路。图24是三态输出四总线缓冲器的逻辑符号，它有一个控制端（又称禁止端或使能端）E0为正常工作状态，实现YA的逻辑功能；1E为禁止状态，输出Y呈现高阻状态。这种在控制端加低电平时电路才能正常工作方式称低电平使能。图24图25三态输出门接逻辑功能及控制方式分有各种不同类型，在实验中所用三态门的型号是74LS125（三态输出四总线缓冲器），图25是它的引脚排列。表21为其功能表。三态电路主要用途之一是实现总线传输，即用一个传输通道（称总线），以选通方式传送多路信息。图26所示，电路把若干个三态TTL电路输出端直接连接在一起构成三态门总线，使用时，要求只有需要传输信息的三态控制端处于使能态（0E）其余各门皆处于禁止状态（1E）。由于三态门输出电路结构与普通TTL电路机同。显然，若同时有两上或两个以上三态门的控制处于使能态，将出现与普通TTL门“与线”运用时同样的问FFCLCLNMN耲3耀179CDAE4爀题，因而是绝对不允许的。表21输入输出EAY00101101高阻态三、仪器设备与所选组件名称数量备注数字电子技术实验箱1直流电压表1示波器174LS03，74LS125，75LS04各1电阻若干四、实验内容1TTL集电极开路与非门74LS03负载电阻RL的确定。用两个集电极开路与非门“线与”使用驱动一个TTL非门（74LS04门非门引脚排列如图27所示）。负载电阻由一个200W电阻和一个20KW电位器串接而成，取EO5V，UOH35V，UOL03V，按图28连接实验电路。接通电源，用逻辑开关改变两个OC门的输入状态，先使OC门“线与”输出高电平，调节RP至使UOH35V，测得此时的RL即为RLMAX，再使电路输出低电平UOL03V，测得此时的RL即为RLMIN。图26图27123456789CD7图282集电极开路门的应用（1）用OC门实现EFCDABF实验时输入变量允许用原变量和反变量，外接负载电阻RL自取合适的值。（2）用OC门实现异或逻辑。（3）用OC电路作TTL电路驱动CMOS电路的接口电路，实现电平转换。实验电路如图29所示。在电路输入端加不同的逻辑电平值，用数字电压表测量集电极开路与非门及CMOS与非门的输出电平值。在电路输入端加1KHZ方波信号，用示波器观察A、B、C各点电压波形幅值的变化。3三态输出门（1）测试74LS125三态输出门的逻辑功能三态门输入端接逻辑开关，控制端接单脉冲源，输出端接01指示器。逐个测试集成块中四个门的逻辑功能，记入表21中。（2）三态输出门的应用将四个三态缓冲器按图210接线，输入端按图示加输入信号，控制端接逻辑开关，输出端接电平指标器，先使四个三态门的控制端均为高电平“1”即处于禁止状态，方可接通电源，然后轮流使其中一个门的控制端接低电平“0”，观察总线的逻辑状态。注意，应先使工作的三态门转换到禁止状态，再让另一个门开始传递数据。记录实验结果。表22输入输出EA001İKVRL8101图210五、实验报告1画出实验电路图，并标明有关外接元件值。2整理分析实验结果，总结集电极开路门和三态输出门的优缺点。六、预习要求1复习TTL集电极开路门和三态输出门工作原理。2计算实验中各RL阻值，并从中确定实验所用RL值（选标称值）。3画出用OC与非门实验实验内容2（1）、（2）的逻辑图。4在使用总线传输时，总线上能不能同时接有OC门与三态输出门为什么V实验三加法器一、实验目的1掌握半加器和全加器的逻辑功能及测试方法。2用中规模集成全加器74LS183构成三位并行加法电路。二、实验原理在数字系统中，经常需要进行算术运算，逻辑操作及数字大小比较等操作，实现这些运算功能的电路是加法器。加法器是一般组合逻辑电路，主要功能是实现二进制数的算术加法运算。半加器完成两个一位二进制数相加，而不考虑由低位来的进位。半加器逻辑表达式为NNNBACBS逻辑符号如图31所示，ANBN为输入端，SN为本位和数输出端，CN为向高位进位输出端。图32为用与门和异或门实现半加器的电路图。图31图32全加器是带有进位的二进制加法器，全加器的逻辑表达式为1N1N1N1NNCBACBACS逻辑符号如图33所示，它有三个端入端AN、BN、CN1，CN1为低位来的进位输入端，两个输出端SN、CN。实现全加器逻辑功能的方案有多种，图34为用与门、或门及异或门构成的全加器。中规模集成电路双全加器74LS183内部逻辑图及引脚排列如图35A、B所示。实现多位二进制数相加有多种形式电路，其中比较简单的一种电路是采用并行相加，逐位进位的方式。图36所示为三位并行加法电路，能进行两个三位二进制数A2、A1、A0和B2、B1、B相加，最低位由于没有来自更低位的进位，故采用半加器。如果把全加器CN1端接地，即可作为半加器使用。作为一种练习，本实验采用异或门和与门作为半加器。并采用74LS183的二个一位全加器分别作为三位加法器中的次高位和最高位。嘫佔爲图33图34AB图35图36它们的引脚排列相同，故只给出74LS08引脚图，如图37所示。图37图38嘫嘫34C1C1愨123456789CDNN1SCS00II123456789CD23EE23VAİİS0078本实验采用的与门型号为2输入四与门74LS08或门型号为2输入四或门74LS32异或门型号为2输入四异或门74LS86三、仪器设备与所选组件箱名称数量备注数字电子技术实验箱174LS08，74LS32，74LS86，74LS183各1四、实验内容1分别检查74LS08、74LS32、74LS86的逻辑功能门的输入端接逻辑开关，输出端接电平指标器。记录之。2用74LS08及74LS86构成一位半加器参考图38连接实验电路按表31改变输入端状态，测试半加器的逻辑功能。记录之。（线此路保留，下面要用）。3用74LS08、74LS86及74LS32构成一位全加器参考图34连接实验电路按表32改变输入端状态，测试全加器的逻辑功能。记录之。4集成全加器74L183逻辑功能测试输入端接逻辑开关、输出端接电平指示器，逐个测试两个全加器的逻辑功能。记录之。5三位加法电路参考图39构成三位加法电路按表33改变加数和被加数，记录相加结果。表31表32输入输出AOBOSOCO00011011五、实验报告1整理半加器、全加器实验结果，总结逻辑功能。2对用74LS08、74LS86及74LS32构成的全加器与集成全加器74LS183进行比较。输入输出ANBNCN1SNCN0000010100111001011101113讨论三位加法电路实验结果的正确性。六、预习要求1复习有关加法器部分内容。2能否用其它逻辑门实现半加器和全加器3本实验三位加法电路是如何实现三位二进制数相加的表33加数被加数相加结果A2A1A0B2B1B0C2S2S1S0011010011100101110111111实验四数据选择器一、实验目的1熟悉中规模集成数据选择器的逻辑功能及测试方法。2学习用集成数据选择器进行逻辑设计。二、实验原理数据选择器是常用的组合逻辑部件之一。它由组合逻辑电路对数字信号进行控制来完成较复杂的逻辑功能。它有若干个数据输入端D0、D1、，若干个控制输入端A0、A1，和一个输出端Y0。在控制输入端加上适当的信号，即可从多个输入数据源中将所需的数据信号选择出来，送到输出端。使用时也可以在控制输入端加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程序的逻辑部件。中规模集成芯片74LS153为双四选一数据选择器，引脚排列如图41所示，其中D0、D1、D2、D3为四个数据输入端，Y为输出端，A1、A2为控制输入端（或称地址端）VVC221S02193同时控制两个四选一数据选择器的工作，G为工作状态选择端（或称使能端）。74LS153的逻辑功能如表41所示，当121时电路不工作，此时无论A1、A0处于什么状态，输出Y总为零。即禁止所有数据输出，当120时，电路正常工作，被选择的数据送到输出端，如A1A001，则选中数据D1输出。当G0时，74LS153的逻辑表达式为3021AD中规模集成芯片74LS151为八选一数据选择器，引脚排列如图42所示。其中D0D7为数据输入端，YY为输出端，A2、A1、A0为地址端，74LS151的逻辑功能如表42所示。逻辑表达式为图41图42表41输入输出GA1A0Y10000001101010D0D1D2D370126012501240123012012012DAAADAAY数据选择器是一种通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器，变并行码为串行及组成函数发生器。本实验内容为用数据选择器设计函数发生器。用数据选择器可以产生任意组合的逻辑函数，因而用数据选择器构成函数发生器方法简便，线路简单。对于任何给定的三输入变量逻辑函数均可用四选一数据选择器来实现，同时对于四输入变量逻辑函数可以用八选一数据选择器来实现。应当指出，数据选择器实现逻辑函数时，要求逻辑函数式变换成最小项表达式，因此，对函化简是没有意义的。表42234567CD189124567C2891输入输出GA2A1A0Y1010000D000001D110010D220011D330100D440101D550110D660111D77例用八选一数据选择器实现逻辑函数FABBCCA写出F的最小项表达式ABCBCAAB先将函数F的输入变量A、B、C加到八选一的地址端A2、A1、A0，再将上述最小项表达式与八项一逻辑表达式进行比较（或用两者卡诺图进行比较）不难得出D0D1D2D40D3D5D8D71图43为八选一数据选择器实现FABBCCA的逻辑图。如果用四选一数据选择器实现上述逻辑函数，由于选择器只有两个地址端A1、A0，而数F有三个输入变量，此时可把变量A、B、C分成两组，任选其中两个变量（如A、B）作为一组加到选择器的地址端，余下的一个变量（如C）作为另一组加到选择器的数据输入端，并按逻辑函数式的要求求出加到每个数据输入端D0D7的C的值。选择器输出Y“AA10N10CC113210A210D45673C4C便可实现逻辑函数F。图43图44当函数F的输入变量小于数据选择器的地址端时，应将不同的地址端及不用的数据输入端都接地处理。三、仪器设备与所选组件箱名称数量备注数字电子技术实验箱174LS153，74LS151各1四、实验内容1测试74LS53双选一数据选择器的逻辑功能。地址端、数据输入端、使能端接逻辑开关，输出端接电平指示器。按表41逐项进行功能验证。2用74LS153实现下列函数（1）构成全加器全加器和数S及向高位进位数CN的逻辑方程为1N1N1NN1NABCBCA图44为用74LS153实现全加器的接线图，按图连接实验电路，测试全加器的逻辑功能，记录之。（2）构成三人表决电路按自己设计用四选一构成三人表决电路接线，测试逻辑功能记录之。（3）构成函数CABF3测试74LS153八选一数据选择器的逻辑功能按表42逐项进行功能验证。4用74LS153实现下述函数（1）三人表决电路按图43接线并测试逻辑功能。（2）BAF按自己设计电路进行实验。五、实验报告1总结74LS153和74LS151的逻辑功能。2总结用数据选择器构成全加器的优点，并与实验三进行比较；3论证自己设计各逻辑电路的正确性及优缺点。六、预习要求1复习数据选择器有关内容。2设计用四选一数据选择器实现三人表决电路。画出接线图，列出测试表格。3设计用八选一数据选择器实现三人表决电路。画出接线图，列出测试表格。4设计用四选一实现画接线图CABF，列测试表格。5设计用八选一实现画接线图，列测试表格。6怎样用四选一数据选择器构成十六选一电路。实验五触发器一、实验目的1掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能。2熟悉各触发器之间逻辑功能的相互转换方法。二、实验原理触发器是具有记忆功能的二进制信息存贮器件，是时序逻辑电路的基本单元之一。触发器按逻辑功能可分RS、JK、D、T触发器；按电路触发方式可分为主从型触发器和边沿型触发器两大类。图51所示电路由两个“与非”门交叉耦合而成的基本R触发器，它是无时钟控制低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器的最基本单元。基本RS触发器也可以用两个“或非”门组成，它是高电平直接触发的触发器。图51图52JK触发器是一种逻辑功能完善，通用性强的集成触发器。在结构上可分为主从型JK触发器和边沿型JK触发器。在产品中应用较多的是下降边沿触发的边沿型JK触发器。JKQSKSDDQQ1触发器的逻辑符号如图52所示。它有三种不同功能的输入端，第一种是直接置位、复位输入端，用R和S表示。在0，R1或0，S1时，触发器交示受其它输入端状态影响，使触发器强迫置“1”（或置“0”），当不强迫置“1”（或置“0”）时，S、R都应置高电平。第二种是时钟脉冲输入端，用来控制触发器翻转（或称作状态更新），用CP表示（在国家标准符号中称作控制输入端，用C表示），逻辑符号中CP端处若有小圆圈，则表示触发器在时钟脉冲下降沿（或负边沿）发生翻转，若无小圆圈，则表示触发器在时钟脉冲上升沿（或正边沿）发生翻转。第三种是数据输入端，它是触发器状态更新的依据，用J、K表示。JK触发器的状态方程为NNQKJ1本实验采用74LS112型双JK触发器，是下降边沿触发的边沿触发器，引脚排列如图53所示。表51为其功能表。图53图54D触发器是另一种使用广泛的触发器，它的基本结构多为维阻型。D触发器的逻辑符号如图54所示。D触发器是在CP脉冲上升沿触发翻转，触发器的状态取决于CP脉冲到来之前D端的状态，状态方程为QN1表51表52输入输出DSRCPJK1N1NQ01101001001100N1100101101011111NQ输入输出DSRCPD1NQ1N0110100100111101100111NQN23456789RSDDQQ3D123456789DDPDDPD511NQN注任意态；高到低电平跳变注低到高电平跳变NQ现态；1N次态不定态本实验采用74LS74型双D触发器，是上升边沿触发的边沿触发器，引脚排列如图55所示。表52为其功能表。不同类型的触发器对时钟信号和数据信号的要求各不相同，一般说来，边沿触发器要求数据信号超前于触发边沿一段时间出现（称之为建立时间），并且要求在边沿到后来一继续维持一段时间（称之为保持时间）。对于触发边沿陡度也有一定要求（通常要求100NS）。主从触发器对上述时间参数要求不高，但要求在CP1期间，外加的数据信号不容许发生变化，否则将导到触发错误输出。在集成触发器的产品中，虽然每一种触发器都有固定的逻辑功能，但可以利用转换的方法得到其它功能的触发器。如果把JK触发器的JK端连在一起（称为T端）就构成T触发器，状态方程为N1NQ在CP脉冲作用下，当T0时QN1QN；T1时，QN1N。工作在T1时的JK触发器称为T触发器。T和T触发器广泛应用于计算电路中。值得注意的是转换后的触发器其触发方式仍不变。三、仪器设备及所选实验组件名称数量备注数字电子技术实验箱1示波器174LS112，74LS74，74LS00各1四、实验内容1测试基本RS触发器的逻辑功能按图51用与非门74L00构成基本R触发器。输入端R、S接逻辑开关，输出端Q、接电平指示器，按表53要求测试逻辑功能。记录之。表53SQQ1010110011002测试双JK触发器74LS112逻辑功能（1）测试DR、S的复位、置位功能任取一只JK触发器，、D、J、K端接逻辑开关，CP端接单次脉冲源，Q、端接电平指示器，按表53要求改变R、S（J、K、CP处于任意状态），并在DR0（S1）或DS0（1）作用期间任意改变J、K及CP的状态，观察Q、状态，记录之。（2）测试JK触发器的逻辑功能按表54要求改变J、K、CP端状态，观察Q、状态变化，观察触发器状态更新是滞发生在CP脉冲的下降沿（即CP由10）。记录之。表54表55QN1JKCPQN0QN1010010010110011010011110（3）将JK触发器的J、K端连在一起，构成T触发器。CP端接入1HZ连续脉冲，用电平指示器观察，Q端变化情况。CP端输入1KHZ连续脉冲，用双踪示波观察CP、Q、的波形，注意相位和时间关系，描绘之。3测试双D触发器74LS74的逻辑功能（1）测试R、的复位、置位功能测试方法同实验内容2、1）（2）测试D触发器的逻辑功能按表55要求进行测试，并观察触发器状态更新的是否发生在CP脉冲的上升沿（即由01），记录之。（3）将D触发器的Q端与端相连接，构成T触发器。测试逻辑功能，测试方法同实验内容2、3），记录之。（4）用JK触发器时钟脉冲转换成两时钟脉冲。实验电路如图56。输入端CP接1HZ脉冲源，输出端QA、QB接示波器，观察CP、QA、QB波形，描绘之。DCPQN1QN0QN10011010110图56五、实验报告1列表整理各类型触发器的逻辑功能。2总结JK触发器74LS112和D触发器74LS74的特点。3画出JK触发器作为T触发器时，它的CP、Q、端的波形图。讨论它们之间的相位和时间关系。4总结图56电路的功能。六、预习要求1复习有关触发器的部分内容。2列出各触发器功能测试表格。3JK触发器和D触发器在实现正常逻辑功能时DR、S应处于什么状态4触发器的时钟脉冲输入为什么不能用逻辑开关作脉冲源，而要用单次脉冲源或连续脉冲源注CMOSCC4013双D触发器逻辑功能与TTL74LS74相同。引脚排列如图57所示，它的触发方式是上升边沿触发，直接置位、复位端S、R高电平起作用，触发器工作时应置RS0。表56为4013功能表。图57图58CMOSCO4027双JK触发器逻辑功能与TTL74LS112相同。引脚排列如图52所示，触发方式及直接置位、复位功能与4013相同。表57为4027功能表。表56表57输入输出SRCPD1NQ1N输入输出SRCPJK1NQ1N10100101110000QNN0010100001010011NQN00QNCQFQQAA6323456SSJKQ111QQ11QQSJKR褂褸1010010111000010011000QNN实验六集成电路计数器、译码和显示一、实验目的1掌握译码器的基本功能和七段数码显示器的工作原理。2学习中规模计数器的功能测试方法。3学会阅读计数器的波形图，计数器和译码器的功能表。二、概述1计数器本实验采用中规模集成计数器74LS193，它是一种可预置的同位同步二进制可逆计数器，引脚如图61。A、B、C、D为预置数输入端，当置数端“LOAD”接入一个负脉冲时，预置数被置入。清零端CLEAR，高电平有效。时钟输入端CP、CP分别可使计数器实现加计数和减计数，加计数时，CP必须接高电平，减计数时CP必须接高电平。输出端QA、QB、QC、QD输出二进制数，“CARRY”为进位端，当加数加到1111时发生负进位脉冲。“BORRW”为借位端，当减数减到0000时发出负借位脉冲。功能表如表61所示。表中H表示高电平，L表示低电平，X表示任意态，波形如图62所示。图61中规模集成计数器74LS192。它是一种可预置的BCD可逆计数器，引脚和193完全一致。但它的输出端QD、QC、QB、QA输出的是BCD码（二一十进制码）。“CARRY”进位端当加数到1001时发出进位负脉冲，“BORRW”借位端，当减数到0000时发出负脉冲。各引脚功能均与193一致。图6274LS193的波形（时序）图表6174LS193的功能表输入输出CLEARLOADCPCPQDQCQBQACARRYBORRW工作状态LHH计算LHH计算LDCBA数据置位LLLL清除HHHHHLLLLH注74LS192的波形图和功能表仅CARRY负脉冲发生在加数到1001时发生。其余与193同。2译码、显示计数器将时钟脉冲个数按四位二进制输出，必须通过译码器把这个二进制数码译成适用于七段数码管显示的代码。BCD七段译码器74LS48的引脚如图63所示，其功能见表62。图63表62BCD七段译码器74LS48功能表输入输出十进数或功能LTRBIDCBARBOI/ABCDEFG显示器相应的显示0H000011111101000101100002001011011013H0011H11110014010001100115010110110116011000111117H0111H1110000810001111111910011110011101010000110111H1011H001100112110001000111311011001011141110000111115H1111H0000000BIL0000000RBIHL0000L0000000LTLH1111111表中A、B、C、D是输入端，输入四位二进制码，A、B、C、D、E、F、G是输出端，和共阴极半导体发光数码管各发光段的阳极引出线相互连接。BI称为灭灯输入端，当BI0时，不论A、B、C、D的输入状态如何，译码器的输出A、B、G均为低电平，显示器各段均不亮，只有I1时，译码器才根据A、B、C、D的输入状态而译码输出。实用中可在端I加入占空比不同的脉冲波形，就可改变亮暗的时间间隔。显示器用七段显示共阴极数码管。它由七个阴极连在一起的发光二极管组成，当阳极为高电平时，相对应的二极管发光，显示相应的数码，常用的七段显示器还加了个小数点H，见图63B）和C）译码器和显示用的数码管。在DQ14数字电子技术实验箱中已连接好，只要在译码器的A、B、C、D输入端输入相应的四位二进制数码即可。三、仪器设备及所选用组件箱名称数量备注数字电子技术实验箱函数发生器及数字频率计双踪示波器1可预置的四位同步二进制可逆计数器74LS1931可预的BCD可逆计数器74LS1921四、预习要求1了解有关计数、译码和显示的工作原理。2熟悉SD4数字电子技术实验箱的功能。3读懂四位同步二进制可逆计数器的时序（波形）图，以及计数器和译码器的功能表。五、实验内容及步骤1检查译码、显示功能。接通显示器5V电源，将四位逻辑电平送入译码器输入端，使输入逻辑电平按四位二进制变化，观察显示器显示的字符与输入逻辑电平的对应关系，并记入表63。表63译码器输入序号DCBA显示字形123456789101112131415162观察计数器功能（1）将计数器74LS193的输出端QD、QC、QB、QA接电平指示，CLEAR手动加一个正脉冲后接低电平，看清零端的作用。也可将CLEAR接低电平，A、B、C、D预置数输入端接任一预置数，然后在LOAD端手动加入一负脉冲，预置数被置入。作加计数时，可使计数器输出端先清零、CP接高电平，然后在CP端逐个手动加入单次脉冲，观察电平指示的发光情况，并记录之，看是否符合二进制数的加法规律。若将CARRY也接一电平指示，可观察进位情况。将计数器输出端QD、QC、QB、QA接译码器输入端D、C、B、A看数码管显示，并记录。作减计数时，将CP端接高电平，在CP端逐个手动加入单次脉冲，观察电平指示的发光情况，看是否符合二进制减计数的规律。若将BORRW也接一电平指示，可观察借位情况。表格自拟。（2）用SD4数字电子技术实验箱上1KHZ时钟信号作为时钟脉冲加入到CP端用示波器观察CP脉冲波形和输出端波形QD、QC、QB、QA。为了记录各波形相互间的相位，示波器必须用双踪显示，而且必须用合适的扫描速度，使屏幕上显示的波形有完整的周期，画于图64。13456789“DQ1ACDLCD0C图64（3）将二进制计数器换为BCD可逆计数器74LS192重复上述实验。六、实验总结1整理实验表格和波形图。2总结二进制和二十进制加法计数器的功能。3写出七段译码器D段的真值表。实验七移位寄存器一、实验目的1掌握中规模四位双向移位寄存器逻辑功能及测试方法。2研究由移位寄存器构成的环形计数器和串行累加器工作原理。二、实验原理在数字系统中能寄存二进制信息，并进行移位的逻辑部件称为移位寄存器。根据移位寄存储信息的方式有串入串了、串入并出、并入串出、并入并出四种形式，按移位方向有左移、右移两种。本实验采用四位双向通用移位寄存器，型号为74LS194，引脚排列如图71所示，DA、DB、DC、DD为并行输入端；QA、QB、QC、QD为并行输出端；SR为右移串行输入端；SL为左移串行输入端；S1、S0为操作模式控制端；R为直接无条件清零端；CP为时钟输入端。寄存器有四种不同操作模式并行寄存；右移（方向由QAQD）；右移（方向由QDQA）；保持。S1、S0和的作用如表71所示。表71CPCRS1S0功能QAQBQCQD0清除CR0，使QAQBQCQD0，寄存器正常工作时，1。111送数CP上升沿作用后，并行输入数据送入寄存器。QAQBQCQDDADBDCDD此时串行数据（SR、SL）被禁止101右移串行数据送至右移输入端SR，CP上升沿进行右移。QAQBQCQDDSRQAQBQC110左移串行数据送至右移输入端SR，CP上升沿进行右移。QAQBQCQDQAQBQCQSL100保持CP作用后寄存器内容保持不变CBACDBA1保持D移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为数据等。本实验研究移位寄存器用作环形计数器和串行累加器的情况。把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如图72A的四QQQQS“ABQQQQCBCD愨戨2位寄存器中，把输出QD和右移串行输入端SR相连接，设初始状态QAQBQCQD1000，则在时钟脉冲作用下QAQBQCQD将依次变为0100001000011000，其波形如图72B所示。可见它是一个具有四个有效状态的计数器，图72A电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存放在累加器中。图73为累加器原理图。设开始时，被加数AAN1A0和加数BBN1B0已分别存入N1位累加和移位寄存器和加数移位寄存器中。进位触发器已被清零。当第一个时钟脉冲到来之前，全加器各输入、输出情况为ANA0、BNB0、CN10、SNA0B00S0、CNC1。在第一个CP脉冲到来后，S0存入累加和移位寄存器最高位，C0存入进位触发器D端，且两个移位寄存器中的内容都向右移动一位，此时全加器输出为SNA1B1C0S1、CNC1。在第二个CP脉冲到来后，两个移位寄存器的内容又右移一位，此时全加器的输出为SNA2B2C1S2、CNC2。如此顺序进行，到第N1个时钟脉冲后，不仅原先存入两个寄存器中的数已被全部移出，且A、B两个数相加的和及最后的进位CN1也被全部存入累加和移位寄存器中。若需继续累加，则加数移位寄存器中需再存入新的加数。中规模集成移位寄存器，其位数往往以四位居多，当需要的位数多于四位，可把几块移位寄存器用级连的方法来扩展位数。三、仪器设备及所选用组件箱名称数量备注数字电子技术实验箱1四位双向移位寄存器74LS1942双D触发器74LS741双全加器74LS1831四、实验内容。1测试74LS194的逻辑功能图73按图74接线，CR、S1、S0、SL、SR、DA、DC、DD分别接逻辑开关，QA、QB、QC、QD接电平指示器，CP接单次脉冲源，按表72所规定的输入状态，逐项进行测试。图74（1）清除令CR0，其它输入均为任意状态，这时寄存器输出QA、QB、QC、QD均为零。清除功能完成后，置1。（2）送数令S1S01，送入任意四位二进制数，如DADBDCDDABCD，加CP脉冲，观察CP0、CP由01、CP由10三种情况下寄存器输出状态的变化，分析寄存器输出状态变化是否发生在CP脉冲上升沿，记录之。表72清除模式时钟串行输入输出功能总结CRS1S0CPSLRRDADBDCDDQAQBQCQD0QSA1NNAADD3134679CQQQQCSDCDLCD1DABCDVSS1D嘴111ABCD10101011101010101101110111011101100（3）右移令CR1、S10、S01，清零，或用并行送数字置寄存器输出。由右移输入端SR送入二进制数码如0100，由CP端连续加四个脉冲，观察输出端情况，记录之。（4）左移令1、S11、S00，先清零或预置，由左移输入端SL送入二进制数码如1111，连续加四个CP脉冲，观察输出情况，记录之。（5）保持寄存器预置任意四位二进制数码ABCD令R1、S10，加CP脉冲，观察寄存器输出状态，记录之。注保留接线，待用。2循环移位将实验内容1接线中QD及SR与电平指示器及逻辑开关的接线断开，并将QD与SR直接连接，其它接线均不变动，用并行送数法预置寄存器输出为某二进制数码（如0100），然后进行右移循环，观察寄存器输出端变化，记入表73中。3累加运算按图75连接实验电路。CR、S1、S0接逻辑开关，CP接单次脉冲源，由于逻辑开关数量有限，两寄存器并行输入端DADD高电平时接逻辑开关（掷向“1”处），低电平时接地。两寄存器输出接电平指示器。表73表74CPQAQBQCQC10100234（1）D触发器置零使74LS74的端为低电DR平，再变为高电平。（2）送数CPB寄存器A寄存器QAQBQCQDQAQBQCQD012343456789DSQQAACDLCD0C令CRS1S01，用并行送数方法把三位加数（A2A1A0）和三位被加数（B2B1B0）分别送入累加和移位寄存器A和加数移位寄存器B中。然后进行右移，实现加法运算。连续输入四个CP脉冲，观察两个寄存器输出状态变化，记入表74中。五、实验报告1分析表72的实验结果，总结移位寄存器74LS194的逻辑功能写入表格功能总结一栏中。2根据实验内容2的结果，画出四位环形计数器的状态转换图及波形图。3分析累加运算所得结果的正确性。六、预习要求1复习有关寄存器内容。2查阅74LS74和74LS193引脚排列。3在对74LS194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零4使寄存器清零，除采用输入低CR电平外，可否采用右移或左移的方法可否使用并行送数法若可行，如何进行操作5若进行循环左移，图74接线应如何改装注CMOSCC4194四位双向移位寄存器与TTL74LS194功能相同，可互换使用。引脚排列如图76所示。实验八集成定时器一、实验目的1了解集成定时器的电路结构和引脚功能。2熟悉集成定时器的典型应用。二、实验原理集成定时器是一种模拟、数字混合型的中规模集成电路，只要外接适当的电阻电容等元件，可方便地构成单稳态触发器、多谐振荡器和施密特触发器等脉冲产生或波形变换电路。定时器有双极型和CMOS两大类，结构和工作原理基本相似。通常双极