西南交通大学大三暑期实习FPGA综合实验报告

1、西 南 交 通 大 学信 息 科 学 与 技 术 学 院通 信 工 程 专 业 工 程 实 习 报 告FPGA综合实验报告年 级: 大三 学 号: 姓 名: 专 业: 通信工程 二零一五年七月FPGA 基础设计1、 实验目的 学习使用硬件描述语言 VerilogHDL 建模组合逻辑和时序逻辑模块。 学习使用 Quartus II 软件进行 FPGA 工程设计。 学习使用 ModelSim 软件对 FPGA 设计进行仿真。 学习使用 FPGA 开发板。 学习使用 SignalTap工具观测和分析设计结果。2、 实验内容 半加法器 逻辑位运算器 数据选择器 计数器 移位寄存器3、 实验结果半加法器

2、逻辑位运算器数据选择器计数器移位寄存器计数器模块的 SignalTap验证波形全部模块的 VerilogHDL 代码及注释：思考题：时序仿真才能反映芯片的实际工作状态，为什么还需要功能仿真？伪随机序列发生器设计1 实验目的 掌握伪随机序列的概念、性质和产生原理。 学习使用 VerilogHDL 硬件描述语言对逻辑设计建模。 熟悉 FPGA 开发设计的流程。2 实验内容 m 序列发生器建模根据图 1 中的结构和代码模版，用 VerilogHDL 建模出级数为 7，反馈系数为 235 的 m序列发生器。建模过程中，必须严格遵循代码模版中的各外部信号规格，不能随意增加、减少或者修改外部信号。用 Qu

3、artus建立工程并编译成功。 仿真验证用 ModelSim 和测试文件对设计进行功能仿真和时序仿真，与教师提供的结果进行比对，能够正确产生 m 序列。 开发板验证在时序仿真结果正确并经教师检查确认后，用 Quartus继续完成模块封装和引脚设置工作，将嵌入式逻辑分析仪文件（ .stp）加入工程，编译成功后下载到 FPGA 开发板，用 SignalTap观测结果，并与第 2 步中的时序仿真结果进行比对。3 实验结果SignalTap中观测到的波形移位反馈结构图m 序列发生器的完整 VerilogHDL 代码和注释载波信号发生器设计一实验目的 了解模拟信号的数字表示方法。 学习正余弦查找表的原理

4、、应用和建模方法。 学习 FPGA 模块化设计。 了解 FPGA 芯片和数模转换器（ DA）相互配合的工作方式。 体会硬件设计的思想和原则。二实验内容 计算正/余弦信号采样值用 C/C+编写程序，计算一个周期的正/余弦信号的采样值。一个周期采样 32 次，将每个采样值用一个 2 的幂次倍的值（例如 16、 32、 64、 128 等）倍乘后，处理成适当的整数采样值，整数采样值范围在0, 255 区间内。 完成载波信号发生器设计将第 1 步中得到的整数采样值填入 VerilogHDL 代码文件 LooUpTable.v 定义的查找表中，并且将控制器代码 Controller.v 补充完整。以 C

5、arrier_Generator.v 为顶层模块，LookUpTable.v 和 Controller.v 为子模块，用 Quartus建立工程并编译成功。 仿真验证用 ModelSim 和测试文件对设计进行功能仿真和时序仿真，得到正确的仿真结果。 修改设计不改动查找表，只修改工程中的控制器代码（ Controller.v），使查找表能从任意主要相位处开始输出载波信号，具体相位由教师在实验过程中指定。修改后返回第 2、 3 步，对设计进行编译和仿真，能得到正确的结果。 开发板验证在上述步骤时序仿真结果正确并经教师检查确认后，用 Quartus继续完成模块封装和引脚设置（参考开发板使用手册）工作，编译成功后下载到 FPGA 开发板，用示波器在开发板的数模转换器输出端口观测结果，并与第 3 步中的时序仿真结果进行比对。三实验结果示波器上观测到的信号波形载波信号发生器及其外引脚图以及 LookUpTable.v 和 Controller.v 的连接图控制器模块（ Controller.v）的完整