大学计算机组成原理第2章运算方法和运算器3.ppt

1、2.2.4 基本的二进制加法减法器,两个二进制数字Ai，Bi和 一个进位输入Ci相加，产生 一个和输出Si，以及一个 进位输出Ci+1。 表2.2中列出一位全加器 进行加法运算的输入输出 真值表,2.2.4 基本的二进制加法减法器（续1,根据真值表，三个输入端和两个输入端可按如下逻辑方程进行联系： Si Ai Bi Ci Ci+1 Ai Bi + Bi Ci +Ci Ai (2.18) 按此表达式组成的一位全加器示图2.2(b,二进制加法/减法器,对一位全加器(FA)来说， Si的时间延迟为6T (每级异或门延迟3T)， Ci1的时间延迟为5T，其中 T被定义为相应于单级逻辑 电路的单位门延迟

2、。T通常 采用一个“与非”门或一个 “或非”门的时间延迟来 作为度量单位,一位全加器,按式(2.23)组成的一位全加器（FA）示意图2.2(b,n 个1位的全加器(FA)可级联成一个n 位的行波进位加减器。 M为方式控制输入线， 当M=0时，作加法(A+B)运算； 当M=1时，作减法(A-B)运算。转化成A补+-B补运算，求补过程由B+1来实现。 起始进位连接到功能方式线M上，作减法时M=1，相当于在加法器的最低位上加1。 图中左边是单符号位法的溢出检测逻辑；当CnCn1时，运算无溢出；而当Cn Cn1时，运算有溢出，经异或门产生溢出信号,二进制加法/减法器,延迟时间ta为: 2T,延迟时间t

3、a为: 3T,考虑溢出检测时，延迟时间ta为: tan2T9T (2n9)T,当不考虑溢出检测时，有： ta(n-1)2T9T,2.2.4 基本的二进制加法减法器（续3,对一位全加器来说，Si的时间延迟为6T，Ci+1的时间延迟为5T。T通常采用一个“与非”门或一个“或非”门的时间延迟来作为度量单位。 计算一个n位的行波进位加法器的时间延迟。假如采用图2.2(a)所示的一位全加器并考虑溢出检测，那么n位行波进位加法器的延迟时间ta为 tan2T9T(2n9)T (2.22) 9T为最低位上的两极“异或”门再加上溢出“异或”门的总时间，2T为每级进位链的延迟时间,2.2.4 基本的二进制加法减法

4、器（续2,当不考虑溢出检测时，有 ta(n-1) 2T9T(2.19) ta意味着加法器的输入端输入加数和被加数后，在最坏情况下加法器输出端得到稳定的求和输出所需的最长时间。显然这个时间越小越好。 加数、被加数、进位与和数都用电平表示，因此，所谓稳定的求和输出，就是指稳定的电平输出,2.3 定点乘法运算,2.3.1 原码并行乘法 2.3.2 补码并行乘法,2.3.1 原码并行乘法,在定点计算机中，两个原码表示的数相乘的运算规则是：乘积的符号位由两数的符号位按异或运算得到，而乘积的数值部分则是两个正数相乘之积。 设n位被乘数和乘数用定点整数表示 被乘数 x原 xf xn-1x1x0 乘数 y原

5、yf yn-1y1y0 则乘积 z原(xf yf)( xn-1x1x0 )(yn-1y1y0) (2.20,被乘数符号,乘数符号,1.人工算法与机器算法的同异性,2.3.1 原码并行乘法（续1,乘积符号的运算法则是：同号相乘为正，异号相乘为负。由于被乘数和乘数和符号组合只有四种情况( xf yf 00,01,10,11)，因此积的符号可按“异或”(按位加)运算得到。 数值部分的运算方法与普通的十进制小数乘法类似，不过对于用二进制表达式的数来说，其乘法规则更为简单一些,2.3.1 原码并行乘法（续2,二进制乘法运算： 从乘数的最低位开始，若这一位为“1”，则将被乘数写下；若为“0”，则写下全0。

6、然后在对乘数的高一位进行乘法运算，规则同上，但这一位乘数的权与最低位乘数的权不同，被乘数要左移一位。以此类推，直到乘数个位乘完为止，最后将它们加起来，得到最后乘积。 设0.1101，0.1011。用习惯方法求其乘积，过程,2.3.1 原码并行乘法（续3,人们习惯的算法对机器并不完全适用,原因之一，机器通常只有n位长，两个n位数相乘，乘积可能为2n位,原因之二，只有两个操作数相加的加法器难以胜任将n各位积一次 相加起来的运算,早期计算机中为了简化硬件结构，采用串行的1位乘法方案，即多次执行“加法移位”操作来实现。 这种方法并不需要很多器件。然而串行方法太慢，自从大规模集成电路问世以来，出现了各种

7、形式的流水式阵列乘法器，它们属于并行乘法器,2.3.1 原码并行乘法（续4,2. 不带符号的阵列乘法器,设有两个不带符号的二进制整数：(见书P35） Aam1a1a0 (m位） Bbn1b1b0 （n位） 它们的数值分别为a和b,即 m1 n1 A ai 2iB bj 2j i0 j0 在二进制乘法中,被乘数A与乘数B相乘,产生（mn）位乘积P： Ppmn1p1p0 （m+n位） 乘积P 的数值为,am-1 am-2 a1 a0 ) bn-1 b1 b0 am-1b0 am-2b0 a1b0 a0b0 am-1b1 am-2b1 a1b1 a0b1 +) am-1bn-1 am-2bn-1 a

8、1bn-1 a0bn-1 pm+n-1 pm+n-2 pm+n-3 pn-1 p1 p0,乘积P,乘数B,被乘数A,上述过程给出了在m位乘n位不带符号整数的阵列乘法中,“加法移位”操作的被加数矩阵。每一个部分乘积项(位积)aibj叫做一个被加数。 这mn个被加数aibj|0im1和0jn1可以用mn个“与”门并行地产生。显然,设计高速并行乘法器的基本问题,就在于缩短被加数矩阵中每列所需的加法时间。 5位5位阵列乘法器的逻辑电路图演示,原码乘法运算,若乘法器为n位n位时,需要n(n1)个“全加器”和n2个“与”门,原码乘法运算,令Ta为“与门”的传输延迟时间，Tf为全加器(FA) 的进位传输延迟

9、时间，假定用2级“与非”逻辑来实现 FA的进位链功能和“与门”逻辑，那么就有： Ta Tf 2T 由上面的分析可以得出：最坏情况下的延迟途径， 既是沿着矩阵p4垂直线和最下面的一行。因而得： n位n位不带符号的阵列乘法器总的乘法时间为： tmTa+(n1) 6T (n1)Tf 2T(n1) 6T (n1)2T (8n6) T,2.27,原码乘法运算,例16 已知两个不带符号的二进制整数 A 11011，B 10101，求每一部分乘积项aibj的值与p9p8p0的值。 解,原码乘法运算,5位5位阵列乘法器的逻辑电路图演示,2.3.1 原码并行乘法（续5,上述过程说明了在m位乘n位不带符号整数的阵

10、列乘法中，“加法移位”操作的被加数矩阵。每一个部分乘积项(位积) aibj叫做一个被加数。 这mn个被加数aibj|0im1和0jn1 可以用mn个“与”门并行地产生。设计高速并行乘法器的基本问题在于缩短被加数矩阵中每列所包含的1的加法时间,2.3.1 原码并行乘法（续8,3. 带符号的阵列乘法器,一个负数的常规求补过程： 例： X=-1110， 则：X补=1 0010； Y=-0100， 则：Y补=1 1100 算法特点：从数据的最右边开始向左边逐位看数，找到第一个“1”为止。该“1”的左边各位全部取反（不包括符号位）；该“1”的右边各位（包括该“1”）保持不变,带符号的阵列乘法器,演示对2

11、求补电路的工作过程,32T,3T+2T,最长的信号 延迟通路,所需的总时间延迟为： tTC32T5T,2.3.1 原码并行乘法（续10,用这种对2求补器来转换一个(n1)为带符号的数，所需的总时间延迟为： t TCn2T5T(2n5)T(2.28) 其中每个扫描级需2T延迟，而5T则是由于“与”门和“异或”门引起的,一个具有使能控制的二进制对2求补器的逻辑表达式： C10， CiaiCi1 ai*aiECi1，0in,2.3.1 原码并行乘法（续11,带符号的阵列乘法器 把包括这些求补级的乘法器又称为符号求补的阵列乘法器。 在这种逻辑结构中，共使用三个求补器。 其中两个算前求补器的作用是：将两

12、个操作数A和B在被不带符号的乘法阵列(核心部件)相乘以前，先变成正整数。 算后求补器的作用是：当两个输入操作数的符号不一致时，把运算结果变成带符号的数,2) 带符号的阵列乘法器 方法：两个补码相乘，符号位单独处理，绝对值使用不带符号的阵列乘法器求乘积的绝对值，然后根据乘积的符号位对乘积的绝对值求补，得出乘积的补码。 (n1)(n1)位带求补器的阵列乘法器逻辑方框图,补码,绝对值,绝对值,补码,2.3.1 原码并行乘法（续12,设A=anan-1a1a0和B bnbn-1b1b0均为用定点表示的(n1)位带符号整数。在必要的求补操作以后,A和B的码值输送给nn位不带符号的阵列乘法器,并由此产生2

13、n位真值乘积: ABP p2n-1 p1 p0 p2nanbn 其中p2n 为符号位,所示的带求补级的阵列乘法器既适用于原码乘法，也适用于间接的补码乘法。 在原码乘法中，算前求补和算后求补都不需要，因为输入数据都是立即可用的。 间接的补码阵列乘法所需要增加的硬件较多。为了完成所必需的求补与乘法操作，时间大约比原码阵列乘法增加1倍,2.3.1 原码并行乘法（续13,例2.20:设15，13，用带求补器的原码阵列乘法器求出乘积？ 解： x=+15=(+1111)2, y=-13=(-1101)2， 最高位为符号位，其决定是否启动求补器,解：输入数据为原码，则算前、算后求补都不需要，直接计算结果。

14、原 01111 原 11101 符号位单独考虑，算前无需求补级，直接取数值位： |1111， |1101 经由无符号阵列乘法器：（算式演示） 算后也无需求补，直接输出并加上乘积符号位1， 则有：xy原 = 111000011。 换算成二进制数真值是: ( 11000011)2=(-195)10 十进制数验证：y =15 (13) =-195 相等,例2.21:设+15，-13，用带求补器的补码阵列乘法器求出乘积？ 解： x=+15=(+1111)2, y=-13=(-1101)2， 最高位为符号位，其决定是否启动求补器,输入数据为补码，则算前、算后求补都可能需要， 由符号位决定是否启动求补器。

15、 x补=0 1111 ；(符号位为0，算前无需求补) y补=1 0011 ；(符号位为1，算前需求补，使y的数值变为正数) 几点注释 对 y补=10011 的数值部分(0011)再求补一次，得：|y|=1101 无符号阵列乘法器输出的结果仍然为：11000011。 x和y的符号不一致，结果的符号位为“1” ，需启动算后求补器，对结果求补，最后得出： xy补=1 00111101 （真值= -195,可见，求补的目的是： 数据送入无符号阵列乘法器之前，将参与运算的补码数据先转换为数据的绝对值（由算前求补器完成） ； 乘积的符号位单独形成（通过异或门）； 完成乘法运算后，根据乘积的符号位将两数绝对

16、值的乘积再转换回补码的形式，得出乘积的补码（由算后求补器完成）。 由此可知：这种带求补器的阵列乘法器所完成的补码乘法，实质上属于间接的补码乘法,2.4 定点除法运算,2.4.1 原码除法运算原理 2.4.2 并行除法器,2.4.1 原码除法运算原理,两个原码数相除时，商的符号由两数的符号按位相加求得，商的数值部分由两数的数值部分相除求得。 设有n位定点小数(定点整数也同样适用)： 被除数，其原码为 x原 xf .xn-1x1x0 除数，其原码为 y原 yf . yn-1y1y0 则有商q/，其原码为 q原(xf yf)(0. xn-1x1x0 / 0. yn-1y1y0,2.4.1 原码除法运

17、算原理(续1,商的数值部分运算实质上是两个正数求商的运算。 设被除数0.1001，除数0.1011，模仿十进制除法运算，以手算方法求的过程。 得的商q0.1101， 余数为r0.00000001,2.4.1 原码除法运算原理(续2,笔算过程： 1. 2-1，够减，小数点后第一位商1”，作r0 2-1，得余数r1 。 3. 比较r1和2-2，因r1 2-2，够减，小数点后第二位商1”，作r ， 2-2，得余数r2。 4. 比较r2和2-3，因r2 2-4，够减，小数点后第四2位商“1”，作r3 2-4，得余数r4，共求四位商，除法完毕,2.4.1 原码除法运算原理(续3,在计算机中，小数点是固定

18、的，不能简单地采用手算的办法。为便于机器操作，使“除数右移”和“右移上商”的操作统一起来。 机器不会心算，必须先作减法，若余数为正，才知道够减；若余数为负，才知道不够减,计算机计算需考虑的几点,2.4.1 原码除法运算原理(续4,恢复余数法。不够减时必须恢复原来的余数，以便再继续往下运算。恢复原来的余数，只要当前的余数加上除数即可。但由于要恢复余数，使除法进行过程的步数不固定，因此控制比较复杂,例 0.101001, 0.111, 求。 解:x*=|x|=0.101001， y*= |y|=0.111，先求|x|/|y|，符号位单独处理， 由于需要做减法运算，所以需求-y*补1.001 被除数

19、0.1 0 1 0 0 1 + 补(减 ) 1.0 0 1 余数为负1.1 1 0 0 0 1 0q0=0 加0.1 1 1 (恢复余数) 0.1 0 1 0 0 1 余数左移 1.0 1 0 0 1 0 减 1.0 0 1 余数为正0.0 1 1 0 1 0q1=1 余数左移0.1 1 0 1 减1.0 0 1 余数为负1.1 1 1 1 0q2=0 加0.1 1 1 (恢复余数) 0.1 1 0 1 余数左移1.1 0 1 减1.0 0 1 余数为正0.1 1 0 0q3=1 故得 商 q=q0.q1q2q3=0.101余数 r=(0.00r3r4r5r6)=0.000110,定点除法运算

20、,余数为负1.1 1 0 0 0 1 0q00 余数左移1.1 0 0 0 1 2r 加0.1 1 1 + y* 余数为正0.0 1 1 0 1 0q11,加减交替法。实际中常用不恢复余数法。其特点是运算过程中如出现不够减。则不必恢复余数。根据余数符号。可以继续往下运算。因此步数固定。控制简单,加减交替法又称不恢复余数法： “不恢复余数法”除法规则： x/y 首先对被除数x做减除数y运算，即：+-y补 ； 判断余数符号， 若余数为正（够减），则：商上“1”； 余数左移一位，然后做减除数（+-y补）运算； 若余数为负（不够减），则：商上“0”； 余数左移一位，然后做加除数（+y补）运算。 注意：

21、 在定点小数的原码除法运算中 x0，y0，数值均取正的小数；（符号位单独考虑） xy，保证：商q=x/y也是小数,定点除法运算,加减交替法： 例 0.101001, 0.111, 求。 （书P49） 解:补1.001 被除数0.1 0 1 0 0 1 + 补(减 ) 1.0 0 1 余数为负1.1 1 0 0 0 1 0q00 余数左移1.1 0 0 0 1 加0.1 1 1 余数为正0.0 1 1 0 1 0q11 余数左移0.1 1 0 1 减1.0 0 1 余数为负1.1 1 1 1 0q20 余数左移1.1 1 1 加0.1 1 1 余数为正0.1 1 0 0q31 故得 商 qq0.

22、q1q2q30.101余数 r(0.00r3r4r5r6)0.000110,定点除法运算,加减交替法的特点: 运算过程中，无论够减或是不够减，可以根据余数符号,直接决定下一步的运算，不必考虑余数的恢复问题。因此，这种算法步数固定，控制简单，被广泛使用,2.4.1 原码除法运算原理(续5,早期计算机为了简化结构，硬件除法器的设计采用串行的1位除法方案。即多次执行“减法-移位”操作来实现，并使用计数器来控制移位次数。由于串行除法器速度太慢，已被淘汰。目前计算机中的除法器主要采用集成阵列除法器来实现,2.4.2 并行除法器,和阵列乘法器非常相似，阵列式除法器也是一种并行运算部件，采用大规模集成电路制

23、造. 与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。 阵列除法器有多种多样形式，如不恢复余数阵列除法器，补码阵列除法器等等,1.可控加法/减法(CAS)单元,2.4.2 并行除法器(续1,可控加法/减法(CAS)单元将用于并行除法流水逻辑阵列中，它有四个输出端和四个输入端。当输入线P0时，CAS作加法运算；当P1时，CAS作减法运算。 CAS单元的输入与输出的关系可用如下一组逻辑方程来表示： Si Ai ( Bi p ) Ci Ci+1 (Ai + Ci)( Bi p ) + Ai Ci (2.32,CAS逻辑结构图,P0时，CAS作加法运算； P1

24、时，CAS作减法运算,2.4.2 并行除法器(续2,当P0时，即得一位全加器(FA)的公式： Si Ai Bi Ci Ci+1 Ai Bi + Bi Ci + Ai Ci 当P1时，则得求差公式： SiAiBiCi Ci1AiBiBiCiAiCi （2.33） 其中BiBi1 做减法时，Ci称为借位输入，Ci1称为借位输出,为说明CAS单元的实际内部电路实现,将方程式(2.32) 加以变换,可得如下形式： SiAi(BiP)Ci AiBiCiPAiBiCiPAiBiCiPAiBiCiPAiBiCiP AiBiCiPAiBiCiPAiBiCiP Ci1(AiCi)(BiP)AiCiAiBiPAi

25、BiPBiCiPBiCiPAiCi 在这两个表达式中,每一个都能用一个三级组合逻辑 电路(包括反向器)来实现。因此每一个基本的CAS单元的 延迟时间为3T单元,2.4.2 并行除法器(续4,假定所有被处理的数都是正小数。 在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时，部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上。当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法,2.不恢复余数（加减交替法）的阵列除法器,加减交替法： 例 0.101001, 0.111, 求。 （书P49） 解:补1.001 被除数0.1 0 1 0 0 1 + 补(减 ) 1.0 0 1 余数为负1.1 1 0 0 0 1 0q00 余数左移1.1 0 0 0 1 加0.1 1 1 余数为正0.0 1 1 0 1 0q11 余数左移0.1 1 0 1 减1.0 0 1 余数为负1.1 1 1 1 0q20 余数左移1.1 1 1 加0.1 1 1 余数为正0.1 1 0 0q31 故得 商 qq0.q1q2q30.101余数 r(0.00r3r4r5r6)0.000110,定点除法运算,6位3位)的不恢复余数阵列除法器的逻辑原理图,被除数0.