EDA技术》实验报告8位二进制加法器设计

1、EDA 技术实验报告实验名称：8 位二进制全加器设计姓名：班级：学号：实验日期：2010-3-29指导教师：、实验设计要求以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件,并讨论此加法器的电路特性。、设计原理电路功能描述定义了 8位二进制全加器顶层设计元件端口信号，输入端口： AIN, BIN, 是八个二进制数，数据类型被定义为 STD_LOGIC_VECTOR。CIN是输入的进位，数据类型IN STD_LOGIC ;输出端口 ： SUM为和，数据类型IN STD_LOGIC COUT 为输出的进位。三、实验程序程序1： 一位二进制全加器设计顶层描述 功能：程序功能简

2、介VHDL源程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY F_ADDER ISPORT (AIN, BIN, CIN : IN STD_LOGIC; COUT, SUM : OUT STD_LOGIC );END ENTITY F_ADDER;ARCHITECTURE FD1 OF F_ADDER ISCOMPONENT H_ADDER ISPORT (A, B : IN STD_LOGIC;CO, SO : OUT STD_LOGIC );END COMPONENT;SIGNAL D, E, F : STD_LOGIC;BEGINU1

3、 : H_ADDER PORT MAP(A = AIN, B = BIN, CO = D, SO = E); U2 : H_ADDER PORT MAP(A = E, B = CIN, CO = F, SO = SUM); COUT AIN(0), BIN = BIN(0), CIN = CIN, SUM = SUM(0), COUT = C1);U2 : F_ADDER PORT MAP(AIN = AIN(1), BIN = BIN(1), CIN = C1, SUM = SUM(1), COUT = C2);U3 : F_ADDER PORT MAP(AIN = AIN(2), BIN

4、= BIN(2), CIN = C2, SUM = SUM(2), COUT = C3);U4 : F_ADDER PORT MAP(AIN = AIN(3), BIN = BIN(3), CIN = C3, SUM = SUM(3), COUT = C4);U5 : F_ADDER PORT MAP(AIN = AIN(4), BIN = BIN(4), CIN = C4, SUM = SUM(4), COUT = C5);U6 : F_ADDER PORT MAP(AIN = AIN(5), BIN = BIN(5), CIN = C5, SUM = SUM(5), COUT = C6);

5、U7 : F_ADDER PORT MAP(AIN = AIN(6), BIN = BIN(6), CIN = C6, SUM = SUM(6), COUT = C7);U8 : F_ADDER PORT MAP(AIN = AIN(7), BIN = BIN(7), CIN = C7, SUM = SUM(7), COUT = COUT);END ONE;四、编译及仿真结果 选用器件型号cyclone编译后使用器件资源情况、引脚配置情况（硬件实验） A1HV oQ BillV 0CIWB 0GOUTE 0 SUMV 0Flev Sit-uEu.ccx sful Mon 12 29 21:22

6、:33 2010II Version5.1 Build ne10/26/2005 SJ Full VersionRevi si on. Ifameh aiderT四一Entity IhmtF .ADDERSF wnilyCycl on!Devi eeEP1C6G240C6Tinnins ModelsFiMltiming requiremerLisZTiotal logic elefTkents16 / 5,900 ( 1怕)Ttal pins26/185 C 14$ Total virtual pinsaTotilwy bitia f 92,100 ( 0% )Total PLLs0 / 2 D % )仿真结果显示：该 设计是成功的。输入的进位也要加上去。0-255 全加器的COUNT没有进位，而当加至U 256，COUNT=1SUM输出0.五、总结.1编译不通过，检查后发现在建立工程时，同一工程的所有文件都必须放在同 一文件夹中，而这一步没做。2程序中没有将文件名与实体名保持一致出错。输入半加器的VHDLg序保存文件，将输