电子音乐系统

1、基于FPGA的电子演奏系统 目录摘要 21、 简易电子演奏系统与音乐发生器 2 1.1简易电子琴介绍 2 1.2音乐发生器设计简单介绍 22、 FPGA功能及使用与Verilog-HDL间接 3 2.1 FPGA简介 3 2.2 FPGA基础单元结构 3 2.3 EDA技术介绍 4 2.4 硬件描述语言Verilog-HDL 53、 简易电子琴与音乐发生器设计原理及程序 6 3.1设计原理 6 3.2 音调控制 6 3.3 音长控制 6 3.4 设计步骤 7 3.5 设计程序 84、仿真参考 95、结论 96、参考文献 10 摘要：设计了基于FPGA的电子演奏系统，该电子演奏系统由Verilo

2、gHDL硬件描述语言设计核心部分和适当外围电路构成，可通过手动或者自动的方式进行演奏或者停止播放。设计过程中利用VerilogHDL语言编程设计按分频控制的方式进行设计；使用ISE进行综合仿真，仿真过程中FPGA芯片选择Xilinx的X3CS500芯片；设计系统可实现一个简易的八音符电子演奏系统，可以通过按键控制发出不同音调，不同音调对应不同频率。并且可实现如下功能：可自动演奏多首乐曲，可重复演奏同一首歌乐曲。 关键词：现场可编程门阵列（FPGA）；超高速集成电路硬件描述语言（VerilogHDL）；电子演奏系统；乐曲演奏；1、简易电子演奏与音乐发生器设计介绍1.1简易电子琴介绍：电子琴是一种

3、操作简单且可模拟出多种传统乐器的新型电子乐器，因而备受欢迎。基于可编程逻辑控制器件FPGA(FiledProgarmmable Logic Device)芯片，利用VHDL硬件描述语言设计核心部件，再配以适当的外围电路，即可做成简易电子琴。1.2 音乐发生器设计简单介绍音乐发生器广泛应用于自动答录装置，手机铃声，集团电话及智能仪表设备。可利用乐曲演奏电路实现，它的工作原理简介如下：组成乐曲的每个音符的发音频率及响应持续时间是乐曲能够连续演奏的基本要素，首先让我们来了解音符与频率的关系。乐曲的12平均率规定：每2个八度音(如简谱中的中音1与高音1)之间的频率相差1倍。在2个八度音之间，又可分为1

4、2个半音，每2个半音的频率比为2(112)。另外，音符A(简谱中的低音6)的频率为440 Hz，音符B到C之间、E到F之间为半音，其余为全音。由此可以计算出简谱中从低音1至高音1之间每个音符的频率，如下表所示表1、各音阶频率对应的分频比及预置数产生各音符频率可利用分频器实现，值得注意的是，分频器只能识别整数频率，因此在输入时应该对频率进行四舍五入取整，在保证误差较小的同时产生对应频率。2、FPGA功能与使用及硬件编程语言Verilog-HDL简介2.1 FPGA简介FPGA是英文Field Programmable Gate Array的缩写，即现场可编

5、程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。2.2 FPGA基础单元结构FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：

6、60;1） 采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2） FPGA可做其它全定制或半定制ASIC电路的中试样片。3） FPGA内部有丰富的触发器和IO引脚。 4） FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。      5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。      可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。  FPGA是

7、由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。 FPGA有多种配置模式：并行主模式为一片FPG

8、A加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。2.3 EDA技术介绍EDA是电子设计自动化(Electronic Design Automation)的缩写,在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来。EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行

9、电子产品的自动设计。 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述，针对给定的硬件系统组件，进行编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。综合器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来

10、。也就是说，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换低级的、可与目标器件FPGA/CPLD相映射的网表文件。 在今天，EDA技术已经成为电子设计的普遍工具，无论设计芯片还是设计系统，没有EDA工具的支持，都是难以完成的。EDA工具已经成为设计师必不可少的武器，起着越来越重要的作用。从目前的EDA技术来看，其发展趋势是政府重视、使用普及、应用广泛、工具多样、软件功能强大。EDA技术发展迅猛，完全可以用日新月异来描述。EDA技术的应用广泛，现在已涉及到各行各业。EDA水平不断提高，设计工具趋于完美的地步。2.4 硬件描述语言Verilog-HDLVeri

11、log HDL是一种硬件描述语言，由Gateway设计自动化公司的工程师于1983年创立的，并于1992年纳入了电气电子工程师学会标准。Verilog HDL语言用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 作为一种通用化的硬件描述语言，Verilog HDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此

12、外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 同时，Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语句足以对从最复杂的芯片到完整的电子

13、系统进行描述。 Verilog HDL语言已经成为一种标准的硬件描述语言。它具有以下特点：（1） 作为一种多用途的硬件描述语言，它具有很好的易学性和易用性。 （2） Verilog HDL语言允许在同一个模块中进行不同抽象层次的描述。 （3） 大多数逻辑综合工具都支持Verilog HDL，使得它成为设计人员的一个很好的选择。 （4） 所有的制造厂商都提供了Verilog HDL的工艺库，用以支持仿真。 （5） Verilog HDL的程序语言接口拥有强大的功能，允许用户用C语言对内部数据结构进

14、行描述。  也正是以上优点，使得Verilog HDL语言广泛流行。而本简易电自演奏装置便是基于Verilog HDL语言制作的。3、简易电子琴与音乐发生器设计原理及程序3.1设计原理由1.2可知乐曲演奏的原理是这样的：组成乐曲的每个音符的频率值（音调）及其持续的时间（音长）是乐曲能连续演奏所需的两个基本数据，因此只要控制输出到扬声器的激励信号频率的高低和持续的时间，就可以使扬声器发出连续的乐曲声。3.2 音调控制由1.2中表格可知：所有不同频率的信号都是从同一个基准频率分频得到的。由于音阶频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取

15、整。若基准频率过低，则由于分频比太小，四舍五入取整后的误差较大；若基准频率过高，虽然误差变小，但分频数将变大。实际的设计综合考虑这两方面的因素，在尽量减小频率误差的前提下取合适的基准频率4。本例中选取6MHz为基准频率。若无6MHz的基准频率，则可以先分频得到6MHz，或换一个新的基准频率。实际上，只要各个音名间的相对频率关系不变，演奏出的乐曲听起来都不会"走调"3.3 音长控制音符的持续时间必须根据乐曲的速度及每个音符的节拍数来确定。如下图所示是乐曲演奏电路的原理框图，其中，乐谱产生电路用来控制音乐的音调和音长。控制音调通过设置计数器的预置数来实现，预置不同的数值可以使计

16、数器产生不同频率的信号，从而产生不同的音调。控制音长是通过控制计数器预置数的停留时间来实现的，预置数停留的时间越长，则该音符演奏的时间越长。每个音符的演奏时间都是0.25s的整数倍，对于节拍较长的音符，如2分音符，在记谱时将该音名连续记录两次即可。图 乐曲演奏电路原理图音名显示电路用来显示乐曲演奏时对应的音符。可以用3个数码管，分别显示高、中、低音的音名，实现演奏的动态显示，十分直观。为了使演奏能循环进行，需另外设置一个时长计数器，当乐曲演奏完成时，保证能自动从头开始演奏。3.4 设计步骤设计流程图如下：图 Verilog-HDL设计流程图本设计要求在MAX + plus的

17、EDA软件平台上，运用Verilog HDL语言进行编程，具体程序流程图如下：图 程序流程图反馈预置计数器对基准频率6MHz进行分频，产生分频后的输出时钟信号。再经过2分频器，成为方波信号，以驱动扬声器发声。音名显示电路显示乐曲演奏时对应的音符。乐谱产生电路用来根据高音、中音和低音的值决定分频计数器的预置数的值。其中2分频器，产生驱动扬声器的方波信号 ，音名显示，根据时长计数器的值决定高音、中音和低音的值，乐谱产生电路，根据高音、中音和低音的值决定分频计数器的预置数origin的值。3.5 设计程序module song(clk_6MHz,clk_4Hz,spea

18、ker,high,med,low); /模块名为song（端口列表）input clk_6MHz,clk_4Hz;                              /定义两个输入端口output speaker;     

19、0;                                 /定义一个输出端口output3:0 high,med,low;           &#

20、160;                  reg3:0 high,med,low;                           &

21、#160;    /定义了3个4位寄存器reg13:0 divider,origin;                                /定义了2个14位寄存器reg9:0 counter;    

22、;                                 /定义了1个10位寄存器reg speaker;             

23、;                            wire carry; assign carry=(divider=16383);            

24、60;            /连续赋值语句 always (posedge clk_6MHz)begin  if(carry) divider<=origin;            else    divider<=divider+1;