第6章 组合逻辑电路设计实践(1)

1、数字设计原理与实践 学习内容 文档标准 电路定时 组合型PLD 译码器 编码器 三态器件 多路复用器 异或门和奇偶校验电路 比较器 加法器、减法器和ALU 作业6.19，6.20(c)，6.21，6.28，6.52，6.951、比较器与数值比较器的差异2、在超前进位加法器中，进位传递函数pi=xi+yi 而有的书中是pi=xiyi两者的差异是印刷错误吗？ 思考 低电平有效 高电平有效DATA=(ASEL) (B SEL)乘积项较多的常规逻辑函数（多于PA L 1 6 L 8的7个乘积项）常常可以通过将它们分解为4级结构（“与-或-与-或”）来构建，只需通过“与-或”阵列两次就能实现这种4级结构

2、例：例：F=P1+P2+P3+P4+P5+P6+P7+P8+P9=(P1 P2)+(P3 P4)+(P5 P6)+(P7 P8)+P9=(P1 P2 P3 P4)+(P5 P6 P7 P8)+P9第3级“与”第4级“或”P为一个与项，共9个与项，二级与-或Pi熔丝熔丝“或”平面第2级“与非”“与”平面第1级“与非”P1=I1 I1 I2 . I4P1= (I1 I1 I2 . I4) 第第1级级“与非与非”O1=P1 P2 P3 P6第第2级级“与非与非” O1 =P1+P2+P3+P6第第2级级“与非与非”相当于相当于“或或”图3-64 二极管与门注意：注意：P1不一定包含不一定包含I1,I

3、2,I4的全部项的全部项P1=I1 I1I2 I3I4= (I1+I1+I2+I2+I3+I3+I4+I4)P1= I1+I1+I2+I2+I3+I3+I4+I4O1=（P1 P2 P3 P4 P5 P6） =P1+P2+P3+P4+P5+P6 = (I1 I1I2 I3I4)+ (I1 I1I2 I3+(I1 I1I2 I3I4)与与-或或注意：注意：P1,P2,P6是是I1,I1,I2,.,I4的函数，但不一定包含的函数，但不一定包含I1,I1,I2,I4的全部项的全部项 负责熔解熔丝、为浮栅晶体管充电或者完成负责熔解熔丝、为浮栅晶体管充电或者完成PLD编程所需编程所需的其他一切操作。典型

4、的的其他一切操作。典型的PLD编程器包括在物理上放置待编程编程器包括在物理上放置待编程器件的一个或多个插口，还包括将所需编程模式器件的一个或多个插口，还包括将所需编程模式“下载下载”到编到编程器的方法，一般是将编程器连到程器的方法，一般是将编程器连到PC。当N 3等于0时，使能上面的译码器（U 1）；当N 3等于1时使能下面的译码器（U 2）。例例1、用2个3 - 8译码器级联构成一个4 - 1 6译码器 例2、用 74x139和74x138级联构建5-32译码器用1/2 74x139译5位码字的高2位，然后使能四个74x138之一来译低3位。要处理更大的码字，可以分级级联二进制译码器。表表5

5、-14 图图5-32所示的所示的3-8译码器译码器VHDL结构程序结构程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLENTITY v2to4dec IS PORT(i0,i1,en:IN STD_LOGIC; y0,y1,y2,y3:OUT STD_LOGIC); END v2to4dec; ARCHITECTURE v2to4dec_s OF v2to4dec IS SIGNAL noti0,noti1:STD_LOGIC COMPONENT INV PORT (i:IN STD_LOGIC; o:OUT STD_LOGIC); END COMPONEN

6、T; COMPONENT AND3 PORT (i0,i1,i2:IN STD_LOGIC; o:OUT STD_LOGIC); END COMPONENT;BEGIN U1:INV PORT MAP (i0,noti0); U2:INV PORT MAP (i1,noti1); U3:AND3 PORT MAP (noti0,noti1,en,y0); U4:AND3 PORT MAP (i0,noti1,en,y1); U5:AND3 PORT MAP (noti0,i1,en,y2); U6:AND3 PORT MAP (i0,i1,en,y3);END v2to4dec_s;8-3编码

7、器真值表编码器真值表 输入输入输出输出I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y00 0 0 0 0 0 0 1 0 0 00 0 0 0 0 0 1 0 0 0 10 0 0 0 0 1 0 0 0 1 00 0 0 0 1 0 0 0 0 1 10 0 0 1 0 0 0 0 1 0 00 0 1 0 0 0 0 0 1 0 10 1 0 0 0 0 0 0 1 1 01 0 0 0 0 0 0 0 1 1 1 Y0I 1I 3I 5I 7Y1I 2I 3I 6I 7Y2I 4I 5I 6I 7若是优先编码器则若是优先编码器则内全部内全部的的“0”换成全换成全“X”，I

8、0的优的优先级别最高先级别最高 输入输入REQ31_L-REQ24_L时，时，U1有效，有效，RA4RA3=00RA2RA1RA0从从000 111；输入输入REQ_L23-REQ_L16时，时，EO3=0，U2有效，有效，RA4RA3=01，RA2RA1RA0从从000 111；输入输入REQ31_L-REQ0_L只要有一个输入，则只要有一个输入，则G3GS_L，G2GS_L，G1GS_L，G0GS_l总有一个有效，所以总有一个有效，所以RGS有效有效REQ0REQ1REQ2REQ29 REQ30 REQ31 RA4 RA3 RA2 RA1 RA0 X X X 1 1 0 0 0 0 0 0 X X X 1 0 1 0 0 0 0 1 X X X 0 1 1 0 0 0 1 0 0 0 1 1 1 0 1 0 0 0G3GS_L G2GS_L G1GS_L G0GS_L RA4 RA3 0 1 1 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 0 1 1RA4= G3GS_L G2GS_L