cross the abyss翻译

1、目录1. 介绍1.1基本原理1.2信号的同步1.3同步电路1.3.1水平同步（Level Synchronizer）1.3.2沿检测同步1.3.3脉冲同步2. 设计方法论2.1握手信号2.1.1完整握手2.1.2部分握手2.1.2.1部分握手技术I2.1.2.2部分握手技术II2.2数据路径设计2.2.1基础数据路径设计2.2.2提高的数据路径设计2.2.2.1基于计数的FIFO2.2.2.2指针比较的FIFO3.总结4.引用1.介绍只有一个时钟的逻辑电路是数字设计的最初级的类型。事实上现代的数字设计已经发展得很复杂了；不同的电路有不同的驱动时钟并且还互相交互数据。有最多数据交互的应用如光盘驱

2、动控制器，CDROM/DVD控制器，调制解调器，网络接口和网络处理芯片，这些设计都含有多个时钟域并且要在不同的时钟域之间交换数据。在现代的IC芯片，ASIC和FPGA设计中，工程师们有很多的软件程序来帮助产生上百万门的电路，但是这些软件不能解决信号同步的问题。当信号从一个时钟域传递到另一个时钟域，这个信号应该和新的时钟域同步。既然工程师的工具箱没有处理同步问题的工具，那么工程师自己应该了解可靠的同步技术来减少信号穿越时钟域引起的问题的风险。这篇文章探讨了信号同步基础并展示了可以用来在设计中处理跨时钟域信号的电路。它检验了同步单个信号的设计方法和处理跨时钟域的组信号的方法。1.1基本原理处理多时

3、钟设计的第一步是了解信号的稳定性。当一个信号跨越一个时钟域时，他好像会变成新时钟域的同步信号。接收这个信号的电路会同步它。同步阻止了信号的第一个上升沿（flip-flop）进入新时钟域的亚稳态的发生。信号在一个已知状态到来时上升沿不能抓到它的状态，这就是亚稳态。当一个触发器遇到了亚稳态，设计师就不能预计到这个信号的输出状态（电平），也不知道这个信号什么时候会变成正常的电压。（如图一，亚稳态输出）。在这个时间内，触发器的输出处于一种中间电压的状态，也可能会产生振荡。当信号路径抓到错误的输出后，会引起很多错误。对于任意触发器来说，都会有一小段的时间窗口，在这窗口内的输入必须是稳定的建立时间（图1-

4、2，稳定窗口）。这个时间窗口是一个功能，实现了触发器的设计、实现、操作条件和不缓冲的输出。陡峭的上升沿让输入信号的时间滑窗能够达到最小。触发器遇到一个亚稳态的几率也跟数据和时钟频率有关。当时钟频率上升，时钟窗口中出现错误的几率越高，那么当数据的频率升高就更容易遇到时钟窗口。FPGA制造商和芯片加工服务厂创造了他们的触发器It is a circuit that produces an output value of 0 or 1 that remains constant until a temporary pulse from another circuit causes it to shi

5、ft to the other value.，并定义了它们的特征。Mean Time Between Failures（MTBF）使用统计学计算触发器出现错误的概率来描述一个触发器的亚稳定性的特征。当一个输入信号的变化会引起触发器不稳定，MTBF是从这个变化的时间窗口计算出来的。还有就是MTBF的计算还使用了输入信号的频率和时钟驱动触发器的频率。ASIC类的芯片或者FPGA中每一个触发器的不同类型都有一个时序要求，这个时序要求帮助设计人员来判断失效的窗口。Setup时间描述了一个输入信号在时钟沿来之前达到稳定的时间，Hold时间描述了这个输入信号在时钟沿后保持稳定的时间。对于考虑所有的电压变化

6、，操作温度变化，信号质量和建立时间的变化来说上述两个时间是出于保守估计的时间。如果设计满足了这些时序要求，触发器失效的几率就相当小了。在现代芯片和FPGA设计使用中的同步程序，要确保数字电路满足每一个设计中的触发器的setup和hold时间的要求，但是异步信号造成了软件中的一些难题。一个跨越了时钟域的信号好像对新的时钟域中的逻辑来说是异步的。大多数程序在决定一个异步信号是否满足触发器的要求上是一个难题。同步程序不知道触发器处于不稳定状态的时间，所以他们不知道一个组合逻辑从一个触发器到另一个触发器的总延迟是多少。（看图1-3，同步时间计算）既然综合软件不能处理信号的同步，那么设计师要使用电路来减

7、少异步信号的影响。1.2 信号同步当新时钟域的第一个触发器发生亚稳态时，信号的同步就要开始了，为了保护下游即后面的逻辑逻辑不被干扰。一个简单的同步器由两个触发器串联打两拍起来组成，而不把这两个电路用组合逻辑组合起来（图1-4）。这个设计保证了第一个触发器存在的亚稳态在进入第二个触发器之前稳定下来。除了这个设计，一个成功的同步器还有一个要求。布局工程师需要将这两个触发器相互放近一点。这就在第一个触发器的输出和第二个触发器的输入保证了最短的信号路径，并保证了两个触发器之间最小的时钟差别。芯片厂商提供了设计好的同步单元来帮助同步。通常这样一个同步器单元由一个有非常高增益的使用更多能量的触发器形成，并

8、且它比一个标准的触发器大。这种触发器已经减少了输入信号的setup时间和hold时间的要求，并且当输入信号引起了一个亚稳态，它会阻止信号振荡的产生。另一种同步单元包含两个触发器，这两个触发器满足触发器足够近的条件并且不允许设计师在这两个触发器之间使用任何组合逻辑，这减少了设计师的工作量。一个来自初始时钟域的一个触发器的跨时钟域信号，要使用同步来使它正常工作。这个信号从最初的触发器到同步器的触发器之间没有任何的组合逻辑（图1-5）。这很重要，因为一个同步器的第一级对组合逻辑产生的毛刺很敏感。如果毛刺在正确的时间足够长，它就可能满足同步器的第一个触发器的setup时间和hold时间。这导致同步器传

9、输了一个错误的信号给新时钟域后面的逻辑。使用同步器时，另一个要考虑到的是延迟。一个信号在两个时钟沿后才会被同步到有效。这个信号延迟在新时钟域中处于一个到两个时钟之间（图1-6）。唯一要考虑的问题是一个同步电路在新的时钟域产生了两个时钟周期的延迟，设计师需要考虑这个同步延迟对跨越新时钟域的时序的影响。1.3 同步器电路有很多种不同的同步器电路设计，由于不存在可以在所有情况下都能解决同步问题的电路，所以上述的每一种电路设计都有各自不同的作用。所有的同步器都使用1-4所示的基本电路并可以分为三类：电平，沿触发和脉冲。1.3.1电平同步器1-4所示的电路是一个电平同步器，在这个同步器中使用的信号要在新

10、的时钟域工作至少2个时钟周期。有两个时钟的要求是由于这个信号在变得有效前要先变成一个无效的状态。每当信号变得有效，不管信号持续有效状态多久，接收逻辑认为这是一个单个有效事件。这个思想是其他所有同步器的基础，就像在沿检测同步器中一样。1.3.2沿检测同步器图1-7表示了沿检测同步器电路，它在电平同步器（图1-4）外加上了一个触发器。增加的触发器的输出作翻转后与前面的电平同步电路作AND与门逻辑。这个电路检测输入给这个同步器的信号的上升沿并产生一个时钟高有效脉冲。与门上输入的翻转切换一下（不翻转）就产生了一个检测输入信号下降沿的同步器将与非变为或非，即可用于检测低有效脉冲。另外，将与门换成NAND

11、门就产生了一个产生低有效脉冲信号的电路。沿检测同步器的主要作用是同步一个进入更快速的时钟域的脉冲。这个电路产生了一个指示输入信号上升沿（下降沿）的脉冲。图1-8和图1-9表示了上升沿检测和下降沿检测的电路的时序。这个同步器的限制在于输入信号的宽度 要大于同步器所在的时钟的一个时钟加上第一个同步器触发器要求的hold时间。最安全的脉宽是同步器所在时钟域的两个时钟周期。慢时钟进入快时钟的沿检测的条件是进入快时钟的脉冲宽度大于等于快时钟周期的两倍。当输入是一个时钟宽度的信号进入一个更慢的时钟域，这个同步器不起作用；这样的话，脉冲同步器解决了这个问题。1.3.3脉冲同步器图1-10是脉冲同步器的电路。

12、输入信号是一个时钟周期宽的脉冲，在它出现的时钟域指快时钟域触发了一个toggle锁存电路电路。每当Toggle电路收到一个脉冲这里是高的意思。每当原时钟域存在一个时钟周期的高脉冲。，它的输出就会翻转若以前是高电平，输出低电平，若以前是低电平输出高电平。这个输出信号穿过电平同步器来到一个异或门的输入端口，同时有一个时钟延迟的信号去了异或门的另一个端口。对于一个时钟周期的信号来说，每次toggle电路改变状态，这个同步器的输出都会变高。脉冲同步器的基本功能是将一个时钟周期的脉冲从一个时钟域传递到新时钟域也变为一个周期。图1-11表示了这个同步器的时序。这个同步器设计的一个约束是输入脉冲之间有一个最

13、小间隔。这个最小间隔等于新时钟域的两个时钟周期。若输入信号太近，新时钟域的输出脉冲会相邻，结果输出一个大于一个时钟周期的脉冲。若同步器时钟域的时钟频率大于输入信号时钟域频率的两倍，这会是一个严峻的问题。在这种情况下，若输入脉冲太近，同步器不会把每一个脉冲都检测出来。若新时钟域的时钟频率是老时钟域频率的2倍以上，若输入脉冲离得太近，基础同步都同步不过来。上表1-1罗列了每一个同步器，他们的作用，输出类型和使用约束。还有其他的同步器设计，但是这几个同步器设计工程师遇到得最多。2 设计方法论 同步器是工程师用来处理信号穿越时钟域的最基本的工具。但是，当电路相互交互数据同步时一个工程师也需要知道它们之

14、间使用的协议。在很多应用情况下，单个信号并不是穿越时钟域唯一的信息，数据和控制总线也一起穿过了时钟域。工程师也有其他的手段处理这种问题，例如握手协议和FIFO。2.1 握手协议当一个或两个电路的应答时间都无法预测时，握手协议允许数字电路有效地交互。举个例子，很多设计师都遇到过仲裁总线。多个电路的数据都要通过一个总线传输，通过仲裁觉得哪一个电路获得使用总线的权利。每一个电路信号是一个“请求”，仲裁逻辑决定哪一个请求胜出。胜出的请求会收到一个ACK应答信号告诉他有权利访问总线，这时候它中断请求开始在总线上传输数据。 由于同步问题电路的应答时间在不同的时钟域是不能预测的，所以握手信号是他们之间交互的

15、非常有效的方法。全/半双工握手信号是握手协议的两个基本类型。每种握手都使用了上述的同步器，并且每种握手信号在使用中都有自己的特点。下面举图说明这些握手协议，图2-1表示了两种电路和信号。电路A控制请求信号，电路B控制回执信号，每一个握手协议都用这个图来检测。2.1.1 全握手全握手信号的意思是两个电路在保持或者放弃他们各自的握手信号之间都等待对方的信号。这个协议工作的方式是首先电路A保持它的请求信号。然后，电路B检测到有效的请求信号并保持自己的回执信号。当电路A检测到了有效的回执信号，它就终止自己的请求信号。最后当电路B检测到请求信号拉低后，它拉低自己的回执信号。（看图2-2：全双工握手信号）

16、。电路A在检测到回执信号失效之前不会发起一个新的请求信号。这类握手使用了电平同步器Level synchronizer。设计师在这种情况下使用这个技术：当电路B（回执电路）需要知道电路A（请求电路）正在激活请求进程时。这个握手需要请求电路在检测到回执电路无效之前不发起请求。下面是全握手信号的详细描述和时序。使用上面的规则，信号会花两个时钟周期来穿越一个时钟域和电路寄存器信号。这种类型的握手的时序见上图：1. 电路A保持一个请求（在时钟域A）。2. 电路B在两个时钟周期后检测到这个请求（在时钟域B）。3. 在下一个时钟周期（时钟域B），电路B保持一个回执信号。4. 电路A在两个时钟周期后检测到回

17、执信号（在时钟域A）。5. 在下一个时钟周期（时钟域A），电路A撤销请求。6. 电路B在两个时钟周期后检测到请求（在时钟域B）。7. 在下一个时钟周期（时钟域B），电路B撤销回执信号。8. 电路A两个时钟周期后检测到回执信号消失。（在时钟域A）。这里，完整的过程使用了A时钟域5个时钟周期加上B时钟域最多6和时钟周期。使用全握手信号，每一个电路通过检测请求和回执信号明确地知道另一个电路的状态，这使全握手信号非常健壮。这个组合的缺点在于比较花时间。半握手信号是另一类信号技术，减少了这一系列过程的时间。2.1.2 半握手半握手信号中，两个互相交互的电路不会等到了另一个信号才拉低自己的信号，然后再继续

18、握手过程。部分握手没有全握手那样的健壮性，但是它比一个全握手电路更快。它的健壮性较弱是因为握手信号不表征当前两个电路的状态，所以设计师需要保证自己的电路保存了全握手里面的状态信息。由于不用等到另一个信号拉低自己的握手信号，整个过程时间都缩短了。当使用半握手信号时，回执信号应该在正确的时间产生。如果回执电路需要在能够处理另一个之前完成处理当前的请求，那么回执信号的时序很重要。电路用它的回执信号来表明它是否完成当前进程的处理。那么有两种半握手原理，一个将电平信号处理和脉冲信号处理混合起来，另一个只使用脉冲信号处理。2.1.2.1 半握手技术I在第一个半握手技术中，电路A保持它的请求信号并且电路B使

19、用一个时钟宽的脉冲对它进行回执。在这个技术中，电路B不在意电路A什么时候拉低它的请求信号。不管怎么样，电路A还是需要拉低它的请求信号至少1个时钟周期，不然电路B就不能识别出新的请求和前一个请求了。使用这个握手技术，电路B对请求信号使用一个电平同步器，电路A对回执信号使用一个脉冲同步器。在这个握手协议中电路B只有在检测到请求信号后才会产生回执信号。这使电路A通过控制请求信号的时序来控制脉冲进入同步器的间隔。下面是对这种握手信号的一个详细的描述和时序。这次我们再次使用拇指规则，信号花两个时钟周期穿越时钟域的信号和电路寄存器。这类握手的顺序和时序是：（图2-5：部分握手I流程）1. 电路A维持请求信

20、号（时钟域A）。2. 电路B两个时钟周期后检测到请求信号。（时钟域B）3. 在下一个时钟周期（时钟域B），电路B维持一个回执信号。4. 电路A在两个时钟周期过后检测到回执信号。（在时钟域A）5. 在下一个时钟周期（时钟域A），电路A撤销请求。6. 电路B在两个时钟周期后检测到请求结束。（时钟域B）这里，整个过程在时钟域A花了最多3个时钟周期，在时钟域B花了最多5个时钟周期。这个半握手信号对全握手信号来说，在A时钟域少花了2个时钟周期，在B时钟域少花了1个时钟周期。这个过程如果使用下面的半握手技术花的时间还可能更短。2.1.2.2 半握手技术II在这个第二个半握手技术中，电路A只维持它的请求信号

21、一个时钟周期，电路B的回执信号也只维持一个时钟周期。在这种情况下，两个电路都需要保存当前的状态在判断请求是不是要发生。这种握手使用脉冲同步器，但是如果其中一个电路的时钟频率是另一个电路的两倍或者以上，这样的电路可以使用一个沿检测同步器来代替。下面是这种半握手信号的一个详细的描述和时序。这次再次使用拇指规则，信号使用两个时钟周期穿越时钟域和信号寄存器。这类握手的过程和时序是：（如图2-7：半握手II流程）1. 电路A发起一个请求（在时钟域A）。2. 电路B在两个时钟周期后检测到请求信号（在时钟域B）。3. 在下一个时钟周期（时钟域B），电路B发起一个回执信号。4. 电路A在两个时钟周期后检测到回

22、执信号（在时钟域A）。这里，整个过程花费了A时钟域最多2个时钟周期加上B时钟域最多3个时钟周期。这个半握手技术相比全握手技术在A时钟域少花了3个时钟周期，在B时钟域少花了3个时钟周期。这个技术比第一个半握手技术更快，在A时钟域少花了一个时钟周期，在B时钟域少花了2个时钟周期。握手类型电路信号类型过程长度同步器限制全握手电路A（请求）电平5个时钟周期电平.过程较长.请求信号至少要维持B时钟域的2个时钟周期。.回执信号至少要维持A时钟域的2个时钟周期。电路B（回执）电平6个时钟周期电平半握手I电路A（请求）电平3个时钟周期脉冲或沿检测.必须控制回执脉冲.请求信号至少要维持B时钟域的2个时钟周期。电

23、路B（回执）脉冲5个时钟周期电平半握手II电路A（请求）脉冲2个时钟周期脉冲或沿检测.必须储存请求信号的状态.必须储存请求信号和回执信号的状态电路B（回执）脉冲3个时钟周期脉冲或沿检测表2-1：握手总结表2-1表示了每一个握手协议，信号的类型，这个过程的长度，使用的同步器和设计师需要注意到的地方。这些握手协议包括单个信号穿越时钟域的情况，当遇到一组信号穿越时钟域时，设计师需要使用更多的信号处理技术。2.2 数据路径设计同步信号设计不应该在不同的地方同步同一个信号。由于同步过程会花12个时钟周期，当信号穿越时钟域时设计师并不能准确地预测它什么时候到来。另外，新时钟域中被同步信号的时序随着同步器的

24、不同而不同，有的有一个时钟周期的延迟而有的需要两个时钟周期。这在各个同步的信号之间会引起“竞争”现象。这种竞争现象也适用于组信号如数据，地址和控制总线这样的需要同时穿越时钟域的多个信号。设计不应该对一组的每个信号或者一组数据或地址总线的每一个bit使用不同的同步器。数据总线的同步难题比单个信号的同步更复杂。2.2.1 基础数据路径设计解决总线同步问题的最基础的方法是锁存寄存器和握手信号。这种电路由锁存信号总线的寄存器和前面描述的握手技术组合而成（图2-8）。由握手信号可以知道在新时钟域中什么时候可以对数据总线进行采数，和什么时候发起请求的电路可以替换掉当前的锁存寄存器的内容。在这个设计中，发送

25、电路在保持请求信号时把数据（一个总线）存储在锁存寄存器内。这两个动作（请求信号、有效数据）可以同时完成，因为请求信号会在接收电路检测到它之前花至少一个时钟。当接收电路读取到数据（数据总线），它会保持一个回执信号（图2-9）。这个设计使用了全握手并花了很长的时间来完成这次传输。一个使用全握手信号的设计对接收电路会有一个很大的时间窗口，这并不是很有效率。同样的设计可以使用一个半握手代替全握手来加速这个传输（图2-10）。使用这种总线同步方式，一个设计就需要同步握手信号而不是信号总线。信号总线由锁存寄存器产生并且保持稳定直到接收电路采样过后。这个总线同步可能不会在传输电路发送数据的速读对接收电路来说

26、太快的这种应用中正常工作。2.2.2 进阶数据路径设计很多种情况下当数据穿越时钟域过后需要“堆积”起来，所以只使用一个锁存寄存器不会起作用。一种情况是传输电路发送数据有突发性，对接收电路采用数据来说太快了。另一种情况是接收电路的采样数据速度比发送更快，但是数据宽度更窄发送16bit位宽，接收4bit位宽？。这种情况需要设计师使用一个FIFO。从基础的来说，设计师使用一个FIFO作速度匹配，数据宽度匹配或者两者都需要。对于速度匹配来说，FIFO较快那一端处理突发性较快的数据传输，而较慢那一端处理持续速度的传输。然而，对这些不同的到达类型和速度来说，进入和出FIFO的平均数据速度应该是相同的，否则

27、FIFO就会溢出或者underflows（？）。就像上面说到的单个寄存器设计一样，FIFO在同步状态信号时把数据放进寄存器，(图2-11)这些状态信号决定什么时候数据改变或者被采样。在速度匹配应用中，FIFO每一端都用不同的时钟。FIFO的寄存器使用写端口时钟，这时锁存寄存器使用这个电路时钟来改变FIFO内部的内容。信号同步过程在指针逻辑中发生，这笔握手信号更加复杂。有几种设计指针逻辑的方法。第一个方法是在各个时钟域使用计数器来同步读写动作，来判断FIFO是否处于可操作状态即判断读写地址来决定是否可以往FIFO写入/读出数据。2.2.2.1 基于计数器的FIFO状态在这个设计中，计数器反映了F

28、IFO能够进行读操作/写操作的次数，并且计数器与各自的读写端口同步。读指针记录了可以取走有效数据的数量，写指针记录了还能够存储数据的数量。当指针逻辑复位时，由于没有可读的数据，读指针从零开始，写指针从FIFO能够写入的次数开始计数，意思是能够写入FIFO的最大数据量。如256*16位宽的FIFO，复位后，读指针为0，写指针为256.读信号减少读指针，并且在读信号同步到写信号的时钟域后增加写指针。写信号减少写指针并且在写信号同步到读信号的时钟域后增加读指针。（图1-2）这个设计的读写指针需要脉冲和脉冲类型的同步器。如果一个电平信号从一个慢时钟进入一个快时钟，这个电平信号还是有效的。假设一个计数器

29、改变了，不管读信号有效或者是写信号有效，较快的时钟域的读/写指针会与较慢的时钟域不同，较快的时钟域先变化。脉冲同步器将一个时钟周期宽的脉冲从一个时钟域发送到另一个时钟域的一个时钟周期的脉冲，每个脉冲都代表了对FIFO的一次读/写操作。这个FIFO状态技术还提供了一些其他的状态。当FIFO所有空间都已经填满，写入端会有一个“满”标志。若这时来了一个读信号，那么满信号依旧会保持，因为由于同步延时原因，读信号进入写时钟域会慢一些。以上对空FIFO接收到写标志同样有效。所以这个设计的另外一个考虑是在适当的时间检测满或空标志。如果FIFO还有一个剩余位置，这时候来了一个写信号，这个时钟满标志应该立刻有效

30、。这加快了一个时钟的满标志给了写入FIFO的电路的足够时间来阻止下一次写操作的进行导致的FIFO溢出。这对FIFO的读操作同样有效。在这个情况下，如果FIFO只有一个数据而且读信号到来，空标志应该立刻给出以给电路足够的时间来阻止其对一个空的FIFO进行读操作。指针逻辑约束了电路不让其每个时钟都访问FIFO，即便在慢时钟域中也是这样。这样做的优势在于电路访问FIFO时有了至少一个时钟周期的缓冲时间来评估FIFO的状态。FIFO可以写满数据不溢出，也可以读空数据不会读到无效数据。这个设计的另一个优势在于两端都可以读到他们各自的指针来决定读/写操作还有多少空余。设计师可以使用这个FIFO设计来实现多

31、次读写操作而不会溢出或者读错。回顾一下这个设计，计数器决定了状态而不是比较读写指针，这适用于大型FIFO。数据的平均传输速率是最慢的时钟频率的一半，由于快时钟域的读写标志会在慢时钟域使用脉冲同步器时延迟至少2个慢时钟周期（参见脉冲同步器）。另一个FIFO的指针逻辑使用指针比较的可以解决这个问题。2.2.2.2 指针比较FIFO状态 在一个同步FIFO设计中，对读/写指针的比较决定了FIFO的状态。异步设计中的指针比较更加有挑战性，因为每个指针都在不同的时钟域中，并且在同步信号总线的时候需要当同步握手信号时总线的数据不变（参见基础数据路径设计）。一个使用了这个指针同步技术打2拍的速率太慢了，为了解决这个问题，FIFO指针逻辑使用格雷码来代替指针的二维码。在计数时格雷码一次只改变一个bit（见表2-2）。由于当总线改变时它只改变一个bit，使用同步器来同步格雷码总线是可能的。这样在格雷码穿越不同的同步器时避免了竞争现象。（参见基础数据路径设计）将格雷码转换为二进制使用：将二进制转化为格雷码使用：这个设计的指针是基于格雷码计数器的（参见图2-13）。使用二进制指针代替的话需要在把他们转换为格雷码后再同步指针，这违反了被同步的信号在穿越时钟域时应该产生于同一个D触发器（参见Fundamentals）。格雷码指针很容易实现。格雷码计数器是一个二进制地址，在地址