第3章PLD硬件特性与编程技术

1、EDAEDA技术与技术与VHDL VHDL 第第3 3章章3.1 3.1 概概 述述 输入缓冲电路与阵列或阵列输出缓冲电路输入输出 1。基本基本PLD器件的原理结构图（乘积器件的原理结构图（乘积项逻辑可编程结构）项逻辑可编程结构）组合逻辑函数可化为与或表达式，用与门组合逻辑函数可化为与或表达式，用与门-或门二级电路实现或门二级电路实现。时序逻辑电路由组合电路加上存储元件构成。时序逻辑电路由组合电路加上存储元件构成。 2。SRAM查找表结构：逻辑函数发生采用查找表结构：逻辑函数发生采用RAM”数据数据”查找的方式，并查找的方式，并使用多个查找表构成一个查找表阵列，称为可编程门阵列（使用多个查找表

2、构成一个查找表阵列，称为可编程门阵列（PGA）。）。3.1 3.1 概概 论论 3.1.1 PLD3.1.1 PLD的发展历程的发展历程 熔丝编程的熔丝编程的PROM和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 FPGA器器件件 EPLD器器件件 CPLD器器件件 内嵌复杂内嵌复杂功能模块功能模块的的SoPC 3.1 3.1 概概 论论 3.1.2 PLD3.1.2 PLD的分类的分类 1 1。集成度分类。集成度分类 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 3.1 3.1 概概 论论 3 3 工艺分

3、类工艺分类 1 1熔丝熔丝(Fuse)型器件。型器件。2 2反熔丝反熔丝(Anti-fuse)(Anti-fuse)型器件型器件 。3 3EPROMEPROM型。称为紫外线擦除电可编程逻辑器件型。称为紫外线擦除电可编程逻辑器件4 4EEPROMEEPROM型型 。电可擦除。电可擦除5 5SRAMSRAM型型 。信息放在。信息放在RAMRAM中，断电丢失，上电再次配置中，断电丢失，上电再次配置 6 6FlashFlash型型 。多次编程，不需重新配置。多次编程，不需重新配置 乘积项结构乘积项结构( (与与- -或阵列或阵列) )：CPLDCPLD查找表结构（查找表结构（SRAMSRAM）：）：F

4、PGAFPGA 2 2 结构分类结构分类 3.2 3.2 简单简单PLDPLD原理原理 3.2.1 3.2.1 电路符号表示电路符号表示 图图3 3-3 常用逻辑门符号与现有国标符号的对照常用逻辑门符号与现有国标符号的对照 3.2.1 3.2.1 电路符号表示电路符号表示 图图3 3-4 PLD的互补缓冲器的互补缓冲器 图图3 3-5 PLD的互补输入的互补输入 图图3 3-6 PLD中与阵列表示中与阵列表示 图图3 3-7 PLD中或阵列的表示中或阵列的表示 3-8 阵列线连接表示阵列线连接表示 3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM 图图3 3-9 PROM基本

5、结构基本结构 地址译码器存储单元阵列0A1A1nA0W1W1pW0F1F1mFnp23.2 3.2 简单简单PLDPLD原理原理 0111201110110.AAAWAAAWAAAWnnnn PROM中的地址译码器是完成中的地址译码器是完成PROM存储阵列的行存储阵列的行的选择，其逻辑函数是：的选择，其逻辑函数是： 3.2 3.2 简单简单PLDPLD原理原理 01, 011, 111, 1101 , 011 , 111 , 1100, 010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp行单元的值列是存储单元阵列第而，其中11 2 1, 1pmMpmpn P

6、ROM中的存储单元阵列输出，其逻辑函数（乘积项）是：中的存储单元阵列输出，其逻辑函数（乘积项）是： 3.2 3.2 简单简单PLDPLD原理原理 与阵列（不可编程）或阵列（可编程）0A1A1nA0W1W1pW0F1F1mFnp2图图3 3-10 PROM的逻辑阵列结构的逻辑阵列结构 3.2 3.2 简单简单PLDPLD原理原理 42 PROM： 图图3 3-11 PROM表达的表达的PLD阵列图阵列图 与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0FW0W1W2W33.2 3.2 简单简单PLDPLD原理原理 1010AACAAS10AA10AA半加器半加器 的布尔表达式（乘积项

7、的布尔表达式（乘积项表达式）：表达式）：图图3 3-12 用用PROM完成半加器逻辑阵列完成半加器逻辑阵列 01110100AAFAAAAF10AA10AA01AA3.2 3.2 简单简单PLDPLD原理原理 3.2.3 PLA 图图3 3-13 PLA逻辑阵列示意图逻辑阵列示意图 与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0F3.2 3.2 简单简单PLDPLD原理原理 3.2.3 PLA 图图3 3-14 PLA与与 PROM的比较的比较 0A1A1F0F2A2F0A1A1F0F2A2F3.2 3.2 简单简单PLDPLD原理原理 3.2.4 PAL 图图3 3-15 P

8、AL结构结构 图图3 3-16 PAL的常用表示的常用表示 0A1A1F0F0A1A1F0F图图3 3-17 一种一种PAL16V8的部分结构图的部分结构图 11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 28313.2.5 GAL 207190 34 78121115161920232

9、42728311381518OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE图图3 3-18 GAL16V8的的结构图结构图 3.2 3.2 简单简单PLDPLD原理原理 3.2.5 GAL：与阵列可编程、或阵列固定、输出部分增加了与阵列可编程、或阵列固定、输出部分增加了输出输出 逻辑宏单元逻辑宏单元OLMCOLMC（Output Logic Macro CellOut

10、put Logic Macro Cell） 图图3 3-19 寄存器输出结构寄存器输出结构 1寄存器模式。寄存器模式。 图图3 3-20 寄存器模式组合双向输出结构寄存器模式组合双向输出结构 3.2 3.2 简单简单PLDPLD原理原理 3.2.5 GAL 图图3 3-21 组合输出双向结构组合输出双向结构 2复合模式。复合模式。 图图3 3-22 复合型组合输出结构复合型组合输出结构 3.2 3.2 简单简单PLDPLD原理原理 3.2.5 GAL 图图3 3-23 反馈输入结构反馈输入结构 3简单模式。简单模式。 图图3 3-24 输出反馈结构输出反馈结构 图图3 3-25 简单模式输出结

11、构简单模式输出结构 MAX7000B包含五个部分：逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列、I/O控制块。每16个宏单元组成一个逻辑阵列块。3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 图图3 3-27 MAX7128S的结构的结构 1逻辑阵列块逻辑阵列块(LAB：Logic Array Block) 3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 2 2宏单元宏单元 : :可配置为时序逻辑和组合逻辑工作方式可配置为时序逻辑和组合逻辑工作方式组成：逻辑阵列、组成：逻辑阵列、乘积项选择矩

12、阵乘积项选择矩阵、可编程寄存器、可编程寄存器 1. 1. 全局时钟信号。全局时钟信号。 2. 2. 全局时钟信号由高电平有效的时钟信号使能。全局时钟信号由高电平有效的时钟信号使能。 3. 3. 用乘积项实现一个阵列时钟。用乘积项实现一个阵列时钟。 可编程寄存器的可编程寄存器的三种时钟输入模式：。三种时钟输入模式：。 3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 图图3 3-26 MAX7000系列的单个宏单元结构系列的单个宏单元结构 3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 3 3扩展乘积项扩展乘积项 图图3 3-28 共享扩展乘积项结构共享扩展乘积

13、项结构 3 3扩展乘积项扩展乘积项 图图3 3-29 并联扩展项馈送方式并联扩展项馈送方式 并联扩展项并联扩展项 3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 4 4可编程连线阵列可编程连线阵列(PIA: Programmable Interconnect Array ) (PIA: Programmable Interconnect Array ) 图图3 3-30 PIA信号布线到信号布线到LAB的方式的方式 5 5I/OI/O控制块：可被配置为输入、输出和双向工作方式控制块：可被配置为输入、输出和双向工作方式 图图3 3-31 EPM7128S器件的器件的I/O控制块

14、控制块 3.4 FPGA3.4 FPGA的结构与工作原理的结构与工作原理 3.4.1 3.4.1 查找表逻辑结构（查找表逻辑结构（LUTLUT：Look Up TableLook Up Table） 图图3 3-32 FPGA查找表单元查找表单元 查找表LUT输入1输入2输入3输入4输出3.4.1 3.4.1 查找表逻辑结构查找表逻辑结构 图图3 3-33 FPGA查找表单元内部结构查找表单元内部结构 0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-

15、34 Cyclone LE结构图结构图 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-35 Cyclone LE普通模式普通模式 （适合通用逻辑应用和组合逻辑实现）（适合通用逻辑应用和组合逻辑实现）可编程资源为逻辑阵列块。逻辑阵列块由多个逻辑单元可编程资源为逻辑阵列块。逻辑阵列块由多个逻辑单元LE组组成。成。LE: Logic Element。逻辑单元。逻辑单元 ：由一个四输入的查找：由一个四输入的查找表、进位链逻辑和一个可编程寄存器构成。表、进位链逻辑和一个可编程寄存器构成。3.4.2 Cyclone3.4.2 Cyclone系列器

16、件的结构与原理系列器件的结构与原理 图图3 3-36 Cyclone LE动态算术模式：加法器、计数器、累加器等动态算术模式：加法器、计数器、累加器等 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-37 Cyclone LAB结构结构 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-38 LAB阵列阵列 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-39 LAB控制信号生成控制信号生成 3.4.2 Cyclone3.4

17、.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-40 快速进位选择链快速进位选择链 3.4 FPGA3.4 FPGA的结构与工作原理的结构与工作原理 图图3 3-41 LUT链和寄存器链的使用链和寄存器链的使用 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 3.4 FPGA3.4 FPGA的结构与工作原理的结构与工作原理 图图3 3-42 LVDS连接连接 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 CPLDCPLD与与FPGAFPGA开发应用选择开发应用选择对于普通规模

18、且产量不是很大的产品，使用CPLD。价格便宜、在系统可编程、可固定下载。对于大规模的逻辑设计、ASIC设计或单片系统设计，多采用FPGA。有大规模逻辑资源、低功耗。需要配置ROM芯片。3.5 3.5 硬件测试技术硬件测试技术 图图3 3-43 边界扫描电路结构边界扫描电路结构 ，边界扫描测试（，边界扫描测试（BST：Board Scan Test）3.5.1 3.5.1 内部逻辑测试内部逻辑测试 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试(Joint Test Action Group (Joint Test Action Group 联合测试行动组，联合测试行动组，IE

19、EE1149.1-1990IEEE1149.1-1990边界扫描技术规范）边界扫描技术规范） 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 引引 脚脚描描 述述功功 能能TDI测试数据输入测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在测试指令和编程数据的串行输入引脚。数据在TCK的的上升沿移入。上升沿移入。TDO测试数据输出测试数据输出(Test Data Output)测试指令和编程数据的串行输出引脚，数据在测试指令和编程数据的串行输出引脚，数据在TCK的的下降沿移出。如果数据没有被移出时，该引脚处于高下降沿移出。如果数据没有被移出

20、时，该引脚处于高阻态。阻态。TMS测试模式选择测试模式选择(Test Mode Select)控制信号输入引脚，负责控制信号输入引脚，负责TAP控制器的转换。控制器的转换。TMS必必须在须在TCK的上升沿到来之前稳定。的上升沿到来之前稳定。TCK测试时钟输入测试时钟输入(Test Clock Input)时钟输入到时钟输入到BST电路，一些操作发生在上升沿，而另电路，一些操作发生在上升沿，而另一些发生在下降沿。一些发生在下降沿。TRST测试复位输入测试复位输入(Test Reset Input)低电平有效，异步复位边界扫描电路低电平有效，异步复位边界扫描电路(在在IEEE规范中，规范中，该引脚

21、可选该引脚可选)。表表3 3-1 边界扫描边界扫描IO引脚功能引脚功能 图图3 3-44 边界扫描数据移位方式边界扫描数据移位方式 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 图图3 3-45 JTAG BST系系统内部结构统内部结构 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 图图3 3-46 JTAG BST系统与与系统与与FPGA器件关联结构图器件关联结构图 3.5 3.5 硬件测试技术硬件测试技术 图图3 3-47 JTAG BST选择命令模式时序选择命令模式时序 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 3.5 3.

22、5 硬件测试技术硬件测试技术 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 TAP控制器的命令模式有：控制器的命令模式有： SAMPLEPRELOAD指令模式指令模式 EXTEST指令模式指令模式 BYPASS指令模式指令模式 IDCODE指令模式指令模式 USERCODE指令模式指令模式 3.5.3 3.5.3 嵌入式逻辑分析仪嵌入式逻辑分析仪 3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.1 Lattice3.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 1. ispLSI器件系列器件系列 （1）ispLSI1000E系

23、列。系列。（2）ispLSI2000E/2000VL/200VE系列。系列。（3）ispLSI5000V系列。系列。 （4）ispLSI 8000/8000V系列。系列。 ISP：In-System Programmability 在系统编程在系统编程 3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.1 Lattice3.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 ispLSI器件的结构与特点器件的结构与特点 （1）采用）采用UltraMOS工艺。工艺。（2）系统可编程功能，所有的）系统可编程功能，所有的ispLSI器件均支持器件均支持 ISP

24、功能。功能。（3）边界扫描测试功能。）边界扫描测试功能。（4）加密功能。）加密功能。（5）短路保护功能。）短路保护功能。3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.1 Lattice3.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 2. ispMACH4000系列系列 3. Lattice EC & ECP系列系列 ，FPGA ispMACH4000系列系列CPLD器件有器件有3.3V、2.5V 和和 1.8V 三种供电电压，分别属于三种供电电压，分别属于 ispMACH 4000V、ispMACH 4000B 和和 ispMACH

25、4000C 器件系列。器件系列。 3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.2 3.6.2 XilinxXilinx 公司的公司的FPGAFPGA和和CPLDCPLD器件系列器件系列 1. Virtex-4系列系列FPGA 2. Spartan& Spartan-3 & Spartan 3E器件系列器件系列 FPGA3. XC9500 & XC9500XL系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM ：用于存储：用于存储FPGA配置数据配置数据5. Xilinx的的IP核核 3.6 FPGA/CPLD3.6

26、 FPGA/CPLD产品概述产品概述 3.6.3 3.6.3 AlteraAltera公司公司FPGAFPGA和和CPLDCPLD器件系列器件系列 1. Stratix II 系列系列FPGA 2. Stratix系列系列FPGA 3. ACEX系列系列FPGA ：EP1K100QC208_34. FLEX系列系列FPGA 5. MAX系列系列CPLD 6. Cyclone系列系列FPGA（低成本低成本FPGA） 7. Cyclone II系列系列FPGA 8. MAX II系列器件系列器件 9. Altera宏功能块及宏功能块及IP核核 2.2.3 ACEX1K系列产品 nACEX1K是 A

27、ltera 公司2000年推出的 2.5 V、低价格 SRAM工艺PLD（FPGA）器件，其结构与FLEX10KE非常类似（详细结构和功能请参看FLEX10KE系列器件）,带嵌入式存储块(EAB) ，每个嵌入式存储块（EAB）的容量为 4 kbit。在逻辑单元（LE）数量与 EAB数量方面，ACEX1K的 EP1K30、EP1K50、EP1K100器件分别和FLEX10KE的EPF10K30E、EPF10K50E、EPF10K100E器件对应相等。ACEX1K系列产品的主要技术特性如表2.2.5所示。 特性EP1K10 EP1K30EP1K50 EP1K100典型门数10,00030,0005

28、0,000100,000最大系统门数56,000119,000199,000257,000逻辑单元数5761,7282,8804,992EAB数361012全部RAM位数12,28824,57640,96049,152最大用户I/O引脚数 136171249333表2.2.5 ACEX1K系列产品的主要技术特性 nACEX1K器件将查找表（LUT）和 EAB相结合。基于LUT逻辑对数据路径管理、寄存器、数学计算或数字信号处理（DSP）的设计提供优化的性能和效率，而 EAB可实现 RAM、ROM、双口 RAM或 FIFO功能。ACEX1K具有复杂逻辑及存储器功能，可以在数字信号处理、宽域数据路径

29、管理、数据变换和微处理器等中应用。基于可重构CMOS SRAM单元，ACEX1K结构具有实现一般门阵列宏功能需要的所有特征，相应多的引脚数提供与系统元器件的有效接口。先进的复杂逻辑及存储器处理功能和 2.5 V低电压电源要求，使得ACEX1K器件能够满足廉价、高容量的应用需要，如DSL调制解调器及低价的交换机。 3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.4 3.6.4 ActelActel公司的公司的FPGAFPGA器件器件 3.6.5 3.6.5 AlteraAltera公司的公司的FPGAFPGA配置方式与配置器件配置方式与配置器件 器器 件件功能描述功

30、能描述封装形式封装形式EPC216956801位，位，3.3/5V供电供电20脚脚PLCC、32 脚脚 TQFPEPC110464961位，位，3.3/5V供电供电8脚脚PDIP、20脚脚PLCCEPC1441440 8001位，位，3.3/5V供电供电8脚脚PDIP、20脚脚PLCC表表3 3-2 Altera FPGA常用配置器件常用配置器件 1.主动配置：由主动配置：由FPGA器件引导配置过程，它控制着外部存储器和初始化过程器件引导配置过程，它控制着外部存储器和初始化过程2.被动配置：由外部计算机或控制器控制配置过程被动配置：由外部计算机或控制器控制配置过程3.7 3.7 编程与配置编程

31、与配置 表表3 3-3 ByteBlaster MV并行下载电缆并行下载电缆接口各引脚信号名称接口各引脚信号名称 基于乘积项（电可擦除存储单元的基于乘积项（电可擦除存储单元的EEPROM或或Flash技术）。技术）。CPLDCPLD ：编程：编程基于基于SRAM查找表的编程单元。查找表的编程单元。FPGAFPGA：配置：配置 基于反熔丝编程单元。基于反熔丝编程单元。 OTP器件器件引脚引脚12345678910PS模式模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模模式式TCKGNDTDOVCCTMS-TDIGND3.7 3.7 编程与配置编程与配置 3.7.1 JTAG3.7.1 JTAG方式的在系统编程方式的在系统编程 图图3 3-48 CPLD编程下载连接图编程下载连接图 3.7 3.7 编程与