微机原理第五章

1、1微型计算机的结构示意图微型计算机的结构示意图存存储储器器I/O接接口口输输入入设设备备I/O接接口口数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 AB输输出出设设备备CPUCPU通过总线完成与存储器通过总线完成与存储器、I/O端口之间的操作。端口之间的操作。在总线结构的微机系统中：在总线结构的微机系统中： 任一时刻任一时刻只能有一个设备只能有一个设备利用总线进行数据传送利用总线进行数据传送(时序时序)， 输入输入/输出设备的数据线应通过三态门输出设备的数据线应通过三态门/锁存器与系统相连。锁存器与系统相连。2第五章第五章 PC机的总线结构和时序机的总线结构和时序讲课内容：讲课

2、内容： 第一节第一节 常用逻辑部件常用逻辑部件 第二节第二节 有关概念介绍有关概念介绍 第三节第三节 8088的引脚功能的引脚功能 第四节第四节 8088 在最小模式下的时序在最小模式下的时序 第五节第五节 总线技术总线技术3作业：作业： 4-3，4-4，4-5，4-7，4-8补充补充作业：作业： 假设假设 ( DS ) = 1ABCH, ( SI ) = 0000EH, ( 1ABCEH )=AAH, ( BL ) = 01H 执行执行 ADD SI , BL1. 根据根据8088CPU在最小模式下的存储器读、写周期时序，在最小模式下的存储器读、写周期时序， 描述执行该指令时，描述执行该指令

3、时，8088CPU有关引脚的具体变化过程。有关引脚的具体变化过程。2. 根据根据IBM PC/XT总线的存储器读、写周期时序，总线的存储器读、写周期时序， 描述执行该指令时，描述执行该指令时，IBM PC/XT总线上有关引脚的具体变化过程。总线上有关引脚的具体变化过程。 （1、2 取指令的过程均不考虑）取指令的过程均不考虑） 3. 理解三态门和锁存器的作用。理解三态门和锁存器的作用。4第一节第一节 常用逻辑部件常用逻辑部件 一、一、 逻辑门逻辑门 二、二、 三态门三态门 三、三、 驱动器驱动器 四、四、 锁存器锁存器 五、五、 三态锁存器三态锁存器重点掌握三态门，锁存器的作用重点掌握三态门，锁

4、存器的作用5在数字电路中实现逻辑运算的电路，简称逻辑门或门电路在数字电路中实现逻辑运算的电路，简称逻辑门或门电路。例例 与门与门、或门或门、非门非门、与非门与非门、或非门或非门逻辑门有两种输出状态：逻辑门有两种输出状态： 高电平（逻辑高电平（逻辑1） 低电平（逻辑低电平（逻辑0）一、逻辑门（门电路）一、逻辑门（门电路）6l 逻辑门的表示方法：逻辑门的表示方法：ABY&ABY1 1AY1 逻辑门逻辑门 国家标准符号国家标准符号 旧教材使用符号旧教材使用符号ABYABYYA与与 门门Y = A B或或 门门Y = A B非非 门门Y = A7 逻辑门逻辑门 国家标准符号国家标准符号 旧教材

5、使用符号旧教材使用符号异或门异或门Y = A B与非门与非门Y = A B或非门或非门Y = A BABY1 1ABY&ABY=1ABYABYABY8在作业、和考试中，可用文字说明，如：在作业、和考试中，可用文字说明，如：ABY或或ABY与与AY非非ABY与与CABY或或CABY或或非非ABY与与非非9二、三态门二、三态门 而而三态门三态门有有三种输出状态三种输出状态： 高电平高电平 ( 逻辑逻辑1 ) 低电平低电平 ( 逻辑逻辑0 ) 高阻态高阻态 ( 浮空状态、断开状态浮空状态、断开状态 )工作状态工作状态AYEN高电平高电平低电平低电平高阻态高阻态一般逻辑门一般逻辑门只有只有两种

6、输出状态两种输出状态： 高电平高电平 低电平低电平 高电平高电平低电平低电平AY10 三态门比逻辑门增加了一个控制端三态门比逻辑门增加了一个控制端EN（又称使能端），（又称使能端）， 当当控制端有效时控制端有效时，三态门处于工作态三态门处于工作态，否则处于高阻态否则处于高阻态。三态门三态门AYEN高电平高电平低电平低电平高阻态高阻态逻辑门逻辑门高电平高电平低电平低电平AY11EN A Y 0 0 0 0 1 1 1 0 高阻高阻 1 1 高阻高阻AYENAYEN功能表功能表EN A Y 1 0 0 1 1 1 0 0 高阻高阻 0 1 高阻高阻三态门三态门控制端控制端高电平有效高电平有效控制端

7、控制端低电平有效低电平有效12l高阻态的特点高阻态的特点 处于高阻状态的三态门，处于高阻状态的三态门， 其输出端既不会有电流流出，也不会有电流流入，其输出端既不会有电流流出，也不会有电流流入， 如果与总线相连，此时三态门如果与总线相连，此时三态门电路仍连在总线电路仍连在总线, 但但电气上与总线处于断开状态电气上与总线处于断开状态，对总线上的信号无影响上。，对总线上的信号无影响上。总线总线AYENAYENAYENAYEN13在总线结构的微机系统中，在总线结构的微机系统中， 任一时刻任一时刻只能有一个设备只能有一个设备利用总线进行数据传送，利用总线进行数据传送， 输入设备的数据线应通过三态门与系统

8、相连。输入设备的数据线应通过三态门与系统相连。当当设备设备1与与CPU进行数据进行数据传送时传送时，设备设备2的数据信号应的数据信号应处于三态处于三态当当设备设备2与与CPU进行数据进行数据传送时传送时，设备设备1的数据信号应的数据信号应处于三态处于三态总线总线 CPU输入设备输入设备1EN1EN2输入设备输入设备214多个输入设备连在总线上时，多个输入设备连在总线上时，只有只有进行数据传送进行数据传送设备的数据线设备的数据线处于工作状态处于工作状态，而而未进行数据传送未进行数据传送设备的数据线应设备的数据线应处于高阻态处于高阻态。总线总线 CPU输入设备输入设备1EN1EN2输入设备输入设备

9、2输入设备输入设备3EN3.15 输入设备的输入设备的I/O 接口要起到三态门的作用接口要起到三态门的作用数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 AB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输入入设设备备CPU16用于增强总线的负载能力。用于增强总线的负载能力。三、驱动器三、驱动器( 缓冲器缓冲器 )数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 ABAB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU17单向单向 ( 用于地址、控制总线的驱动用于地址、控制总线的驱动 ) 双向双向 ( 用于数据总线的驱动用于数

10、据总线的驱动 )普通驱动器普通驱动器三态驱动器三态驱动器数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 ABAB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU181G2G 单向三态驱动器单向三态驱动器74LS244Y3Y0Y7Y4A3A0A7A4含两个含两个4位三态驱动器位三态驱动器功能表功能表1G A30 Y30 0 0 0 0 1 1 1 0 高阻高阻 1 1 高阻高阻2G A74 Y74 0 0 0 0 1 1 1 0 高阻高阻 1 1 高阻高阻19GDIR 双向三态驱动器双向三态驱动器74LS245Y7Y0A7A0功能表功能表 G DIR

11、0 0 A Y 0 1 A Y 1 0 高阻高阻 1 1 高阻高阻OET 双向三态驱动器双向三态驱动器8286B7B0A7A0OE T 0 0 A B 0 1 A B 1 0 高阻高阻 1 1 高阻高阻20四、四、 锁存器（触发器）锁存器（触发器） 组合逻辑电路和时序逻辑电路组合逻辑电路和时序逻辑电路组合逻辑电路组合逻辑电路中，输出信号仅与输入信号当时的状态有关，中，输出信号仅与输入信号当时的状态有关， 与电路在此之前的状态无关。与电路在此之前的状态无关。时序逻辑电路时序逻辑电路中，输出信号不仅与输入信号当时的状态有关中，输出信号不仅与输入信号当时的状态有关, 还与电路在此之前的状态有关。还与

12、电路在此之前的状态有关。21组合逻辑电路例组合逻辑电路例 : 逻辑门、三态门、驱动器等逻辑门、三态门、驱动器等。YAB与与 ABY输出信号输出信号Y的状态仅与输入信号的状态仅与输入信号A、B当时的状态有关，当时的状态有关， 与与A、B过去的状态无关。过去的状态无关。22D QCPD触发器触发器时序逻辑电路例时序逻辑电路例 : 触发器触发器输出信号输出信号Q的状态不仅与输入信号的状态不仅与输入信号D当时的状态有关，当时的状态有关， 还与还与Q过去的状态有关。过去的状态有关。CPDQ23 以以D触发器为例触发器为例D QCP R输入端输入端 D输出端输出端 Q触发端触发端 CP清清 0 端端 R当

13、当 R=0 时，不论时，不论D、CP为何值为何值, Q=0 触发器是时序逻辑电路常用的基本单元。触发器是时序逻辑电路常用的基本单元。D触发器、触发器、J-K触发器、触发器、R-S触发器触发器24D触发器的特点：触发器的特点：当当触发信号有效触发信号有效时，输出时，输出Q随输入随输入D变化变化 , 即即Q = D；当当触发信号无效触发信号无效时，即变成非触发信号后，时，即变成非触发信号后， 输出输出Q不随输入不随输入D变化，而保持非触发信号前的状态，变化，而保持非触发信号前的状态，Q = Q0 将非触发信号前的状态将非触发信号前的状态Q0锁存在锁存在Q中中, 故触发器又称为锁存器故触发器又称为锁

14、存器D触发器触发器D QCP触发信号触发信号:高电平高电平CPDQ25 按触发信号的不同按触发信号的不同 ，触发器分为，触发器分为：上升沿触发上升沿触发下降沿触发下降沿触发高电平触发高电平触发低电平触发低电平触发边沿触发边沿触发电平触发电平触发CP261. 上升沿触发方式上升沿触发方式 CP D QD Q CPCP CP D Q 0 0 1 1 其它其它 Q0(不变）不变）2. 下降沿触发方式下降沿触发方式 CP D QD Q CPCP CP D Q 0 0 1 1 其它其它 Q0(不变）不变）273. 高电平触发方式高电平触发方式 CP D QD QCPCP CP D Q 1 0 0 1 1

15、 1 其它其它 Q0(不变）不变）4. 低电平触发方式低电平触发方式 CP D QD QCPCP CP D Q 0 0 0 0 1 1 其它其它 Q0(不变）不变）28在总线结构的微机系统中，在总线结构的微机系统中， CPU送出的数据送出的数据以广播的形式在数据线上传出以广播的形式在数据线上传出。 CPU 总线总线输出设备输出设备1输出设备输出设备2输出设备输出设备3输出设备输出设备41. 数据传送给哪个输出设备？数据传送给哪个输出设备？2. CPU要利用总线不停的传送数据要利用总线不停的传送数据, 总总线上的数据变化快，线上的数据变化快， 如何使慢速设备有足够的时间处理数据？如何使慢速设备有

16、足够的时间处理数据？ 29输出设备利用锁存器接受输出设备利用锁存器接受CPU输出的数据输出的数据。1. 使某输出设备锁存器的控制端处于触发状态，数据通过该锁存器使某输出设备锁存器的控制端处于触发状态，数据通过该锁存器2. 当触发信号消失，数据锁存在锁存器中，当触发信号消失，数据锁存在锁存器中， 外设侧外设侧数据数据不随总线侧数据的变化而变化，不随总线侧数据的变化而变化， 使使 慢速的外设有足够的时间处理数据慢速的外设有足够的时间处理数据 CPU 总线总线输出设备输出设备1CP1锁存器锁存器1输出设备输出设备2CP2锁存器锁存器2输出设备输出设备3CP3锁存器锁存器330 输出设备的输出设备的I

17、/O 接口要起到锁存的作用接口要起到锁存的作用数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 AB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU31五、三态锁存器五、三态锁存器具有三态和锁存功能的驱动器具有三态和锁存功能的驱动器三态锁存器三态锁存器74LS373D0 Q0D0 Q0D7 Q7D7 Q7OEOEG G功能表功能表OE G D Q 0 1 1 0 0 0 1 1 1 1 0 其它其它 Q0(不变）不变） 1 高阻高阻 OE OE 高阻（高阻（三态）三态）控制控制 G G 触发（触发（锁存）锁存）控制控制32三态锁存器三态锁存器8282D

18、IDI0 0 DO DO0 0DIDI7 7 DO DO7 7OEOE STBSTB功能表功能表OE STB DI DO 0 0 0 0 1 1 0 其它其它 Q0(不变）不变） 1 高阻高阻 OE OE 高阻控制高阻控制 STBSTB 触发控制触发控制33第二节第二节 有关概念介绍有关概念介绍 一、一、 主频，外频，倍频系数主频，外频，倍频系数 二、二、 T状态状态 三、三、 总线周期总线周期 四、四、 指令周期指令周期 五、五、 时序时序 六、六、 时序图时序图34一、主频，外频，倍频系数一、主频，外频，倍频系数 CPU是在时钟信号的控制下工作是在时钟信号的控制下工作时钟信号是一个按一定电

19、压幅度，时钟信号是一个按一定电压幅度， 一定时间间隔发出的脉冲信号一定时间间隔发出的脉冲信号 CPU所有的操作都以时钟信号为基准所有的操作都以时钟信号为基准 CPU 按严格的时间标准发出地址，控制信号，按严格的时间标准发出地址，控制信号， 存储器、接口也按严格的时间标准送出或接受数据存储器、接口也按严格的时间标准送出或接受数据. 这个这个时间标准就是由时钟信号确定时间标准就是由时钟信号确定。CLK35 CPU的的主频或内频主频或内频指指CPU的内部工作频率的内部工作频率。 主频是表示主频是表示CPU工作速度的重要指标，工作速度的重要指标， 在在 CPU其它性能指标相同时其它性能指标相同时, 主

20、频越高主频越高, CPU 的速度越快的速度越快 CPU的的外频或系统频率外频或系统频率指指CPU的的外部总线频率外部总线频率。 倍频系数倍频系数指指CPU主频和外频的相对比例系数。主频和外频的相对比例系数。 8088/8086/80286/80386的主频和外频值相同的主频和外频值相同; 从从80486DX2开始，开始，CPU的主频和外频不再相同，的主频和外频不再相同， 将外频按一定的比例倍频后得到将外频按一定的比例倍频后得到CPU的主频，的主频，即：即： CPU主频主频 = 外频外频 倍频系数倍频系数 PC机各子系统机各子系统时钟时钟(存储系统，显示系统，总线等存储系统，显示系统，总线等)是

21、是 由系统频率按照一定的比例分频得到。由系统频率按照一定的比例分频得到。36550MHzIDE2Pentium III北桥北桥440BXAGP南桥南桥PIIX4ECMOS & RTCUSB超级超级I/OIDE1COM1COM2LPT1550MHzL1CacheL2Cache处理机总线处理机总线 100MHz100MHzPCI 总线总线 33MHzPCI 插槽插槽ISA插槽插槽硬件实验箱硬件实验箱ISA总线总线 8MHz内存条内存条ROM BIOS显显示示器器硬盘硬盘光驱光驱软驱软驱键盘鼠标键盘鼠标打印机打印机MODEM66MHz显卡显卡内频内频外频外频倍频系数倍频系数5.537 外频性

22、能指标外频性能指标 8088CPU 频率频率f ：1秒内的脉冲个数秒内的脉冲个数 4.77MHz 周期周期 T = 1/ f 210ns 占空比：占空比：高电平在一个周期中的比例高电平在一个周期中的比例 1: 3CLKT38l 相邻两个脉冲之间的时间间隔，相邻两个脉冲之间的时间间隔， 称为一个时钟周期，又称称为一个时钟周期，又称 T状态状态（T周期周期）。）。二、二、T状态状态 每个每个T状态包括状态包括：下降沿下降沿、低电平、低电平、上升沿上升沿、高电平高电平CLKT39l CPU通过总线完成与存储器、通过总线完成与存储器、I/O端口之间的操作，端口之间的操作， 这些操作统称为这些操作统称为

23、总线操作总线操作。三、总线周期三、总线周期数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 ABAB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU40 执行一个执行一个总线操作总线操作所需要的时间称为所需要的时间称为总线周期总线周期。总总 线线 操操 作作总线周期总线周期读存储器操作读存储器操作(取指令、取操作数取指令、取操作数)存储器读周期存储器读周期写存储器操作写存储器操作(将结果存放到内存将结果存放到内存)存储器写周期存储器写周期读读 I/O 端口操作端口操作(取取 I/O 端口中的数端口中的数)I/O 端口读周期端口读周期写写 I/O 端口操

24、作端口操作(往往 I/O 端口写数端口写数)I/O 端口写周期端口写周期中断响应操作中断响应操作中断响应周期中断响应周期41 一个基本的总线周期通常包含一个基本的总线周期通常包含 4 个个T状态，状态， 按时间的先后顺序分别称为按时间的先后顺序分别称为T1、T2、T3、T4 总线周期总线周期T1T2T3T4CLK42 执行一条指令所需要的时间称为执行一条指令所需要的时间称为指令周期指令周期。 执行一条指令的时间执行一条指令的时间: 是是取指令取指令、执行指令执行指令、取操作数取操作数、存放结果存放结果所需时间所需时间的总和。用所需的时钟周期数表示。的总和。用所需的时钟周期数表示。四、指令周期四

25、、指令周期例例 MOV BX, AX 2个个T周期周期 MUL BL 7077个个T周期周期43 不同指令的执行时间不同指令的执行时间(即指令周期即指令周期)是不同的是不同的; 同一类型的指令，由于操作数不同，指令周期也不同同一类型的指令，由于操作数不同，指令周期也不同例例 MOV BX, AX 2个个T周期周期 MUL BL 7077个个T周期周期 MOV BX , AX 14个个T周期周期44例例2 执行执行ADD BX , AX 包含包含: 1) 取指令取指令 存储器读周期存储器读周期 2) 取取 ( DS:BX )内存单元操作数内存单元操作数 存储器读周期存储器读周期 3) 存放结果到

26、存放结果到 ( DS:BX )内存单元内存单元 存储器写周期存储器写周期例例1 执行执行 MOV BX, AX 包含包含: 取指令取指令 存储器读周期存储器读周期 执行指令的过程中，执行指令的过程中， 需从存储器或需从存储器或I/O端口读取或存放数据，端口读取或存放数据， 故一个指令周期通常包含若干个总线周期故一个指令周期通常包含若干个总线周期45 8088CPU取指令、执行指令分别由取指令、执行指令分别由BIU、EU完成，完成， 取指和执行指令可是并行的，取指和执行指令可是并行的， 故故8088CPU的指令周期的指令周期 可以不考虑取指时间可以不考虑取指时间。 46 为实现某个操作，芯片上的

27、引脚信号在为实现某个操作，芯片上的引脚信号在时钟信号的统一控时钟信号的统一控制下制下，按一定的时间顺序发出有效信号按一定的时间顺序发出有效信号，这个时间顺序就是时，这个时间顺序就是时序。序。五、时序五、时序 数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 AB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU47例例 存储器写操作时序存储器写操作时序 I/O端口读操作时序端口读操作时序 数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 AB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU48l描述某一操作过程中

28、，描述某一操作过程中， 芯片芯片/总线上有关引脚信号随时间发生变化的关系图，即总线上有关引脚信号随时间发生变化的关系图，即时序图。时序图。六、时序图六、时序图时间时间有有关关引引脚脚信信号号T1T2T3T4A19A0D7D0ALECLKMEMR例例 IBM PC/XT 总线上存储器读周期时序总线上存储器读周期时序49l 时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；时序图以时钟脉冲信号作为横坐标轴，表示时间顺序； 纵轴上是有关操作的引脚信号随时间发生变化的情况纵轴上是有关操作的引脚信号随时间发生变化的情况, 时序图中左边出现的事件发生在右边之前时序图中左边出现的事件发生在右边之前。时间时间有

29、有关关引引脚脚信信号号T1T2T3T4A19A0D7D0ALECLKMEMR例例 IBM PC/XT 总线上存储器读周期时序总线上存储器读周期时序50例例 8088CPU I/O端口、存储器读周期时序图端口、存储器读周期时序图CLKIO/ /MT1T2T3T4A19A16/ /S6S3A15A8AD7AD0ALERDDT/ /RDENS6 S3 A7 A0A19A16D7 D0高高 IO低低 M51WRCLKA19A16/ /S6S3T1T2T3T4IO/ /MA15A8DT/ /RDEN A19A16高高 IO低低 MS6 S3AD7AD0ALE A7 A0D7 D0例例 8088CPU I

30、/O端口、存储器写周期时序图端口、存储器写周期时序图52 学习时序的目的学习时序的目的:l 加深对指令执行过程及计算机工作原理的了解。加深对指令执行过程及计算机工作原理的了解。l 设计接口时，需考虑各引脚信号在时序上的配合设计接口时，需考虑各引脚信号在时序上的配合。53第三节第三节 8088的引脚功能的引脚功能一、一、8088的两种工作模式的两种工作模式二、二、8088在最小模式下的引脚功能在最小模式下的引脚功能54一、一、8088的两种工作模式的两种工作模式 用用8088CPU构成一个系统时，构成一个系统时， 根据所连的存储器和外设规模的不同，根据所连的存储器和外设规模的不同， 有两种不同的

31、工作模式有两种不同的工作模式: 最小模式最小模式 最大模式最大模式55q 8088CPU是双列直插式芯片是双列直插式芯片， 共有共有40条引脚条引脚;q 引脚引脚33决定工作模式决定工作模式: 接地，最大模式接地，最大模式 接接+5V, 最小模式最小模式 q 在两种模式下引脚在两种模式下引脚2431 有不同的名称和意义有不同的名称和意义8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大组态（最小组态最大组态（最小组态）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRDR

32、Q/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET56l 系统规模小系统规模小: 只含有一个只含有一个8088CPU不含数字运算协处理器、不含数字运算协处理器、 输入输入/输出协处理器输出协处理器l 系统的控制总线直接由系统的控制总线直接由8088CPU的控制线供给，的控制线供给， 系统中的系统中的总线控制逻辑电路被减少到最小总线控制逻辑电路被减少到最小。1最小模式最小模式578088 在最小模式下的典型配置在最小模式下的典型配置 参看教材新参看教材新P151 旧旧P143

33、地址锁存器地址锁存器8282(两片两片)STB OE数据收发器数据收发器OE 8286 T A15A8S6S3/A19A16AD7AD0ALECLKRESETREADYMN/MXVCCGNDGNDDENDT/RIO/MWRRDHOLDHLDAINTRINTANMITESTSSO8088CPU地址总线地址总线数据总线数据总线控制总线控制总线8284A CLKRESETREADY+5V内内存存I/O接口接口58A1A2A3A4A5A6A7OEB0GND234567891019181716151413121B1B2B3B4B5B6B7T/R1120VCCA0使能使能OEOE方向控制方向控制T T0

34、00 00 01 1操作操作B数据=A总线B数据=A总线A数据=B总线A数据=B总线1 1X XA, B隔离A, B隔离8286（8位双向三态总线驱动器）位双向三态总线驱动器）引脚图引脚图真值表真值表59DENDENADAD0 0ADAD1 1ADAD2 2ADAD3 3ADAD4 4ADAD5 5ADAD6 6ADAD7 78286A0A1A2A3A4A5A6A7OEOEB0B1B2B3B4B5B6B7T T数数据据总总线线DT/DT/R R80888286收发器和收发器和8088连接连接最小模式中最小模式中: :在存储的访问周期在存储的访问周期, I/O, I/O访问周期或中断响应周期访问

35、周期或中断响应周期 DEN=0DEN=0; DT/R DT/R = 1= 1， A=BA=B； DT/R DT/R = 0 = 0 ，B=AB=A608286收发器和收发器和8088连接说明连接说明v OE OE 输出允许输出允许, OE DEN , OE DEN 相连相连v DEN DEN 数据允许信号数据允许信号(8086), (8086), 输出三态输出三态, ,最小模式中最小模式中: :在存储的访问周期在存储的访问周期, I/O, I/O访问周期或中断响应周期访问周期或中断响应周期 DEN=0DEN=0;DMA DMA 方式方式 ：DENDEN高阻高阻. .v DT/R DT/R 数据

36、发送数据发送/ /接收控制信号接收控制信号, , 最小模式中最小模式中, ,用来控制数据传送方向用来控制数据传送方向: : DT/R DT/R = 1, CPU = 1, CPU 输出数据输出数据, ,收发器将数据送系统数据总线收发器将数据送系统数据总线. A=B. A=B DT/R DT/R = 0= 0， CPU CPU 读入数据读入数据, ,收发器从系统数据总线读取数据收发器从系统数据总线读取数据, B=A, B=A DT/RDT/R 高阻高阻, DMA , DMA 方式方式61OEGND234567891019181716151413121STB1120VCCDI0DI5DI7DI6D

37、I4DI3DI2DI1DQ0DQ5DQ7DQ6DQ4DQ3DQ2DQ1三态控制三态控制OEOE锁存控制锁存控制STBSTB0 00 01 1非非输入输入DIDI1 10 0X X输出输出DQDQ1 10 0高阻高阻0 0非非X X不变不变8282（8下降沿锁存下降沿锁存/三态器三态器 ）引脚图引脚图引脚图引脚图628282-8088连接图连接图82828282DI0DI0DI1DI1DI2DI2。DI7DI7OEOEDODO0 0DODO1 1DODO2 2DODO3 3DODO4 4DODO5 5DODO6 6DODO7 7STBSTBADAD0 0ADAD1 1ADAD2 2ADAD3 3

38、ADAD4 4ADAD5 5ADAD6 6ADAD7 7ALEALEA A8 8A A9 9A A1515A A1616A A1717A A1818A A1919. . . . . . .82828282OESTBSTB80888088地地址址数据数据OEOE OE 输出允许输出允许: :OE=0 D7D0 OE=0 D7D0 输出输出（1 1）ALE = STB ALE = STB 出现正脉冲时出现正脉冲时, ,AD7AD0AD7AD0出现低出现低8 8 位地址信号位地址信号, ,将锁存将锁存 8 8 位地址位地址. .（2 2）ALE = STB = 0 ALE = STB = 0 时时出

39、现数据时出现数据时, , 不会影响已锁存地址信息不会影响已锁存地址信息638282-8088连接说明连接说明82828282作为地址锁存作为地址锁存O OE E 输出允许输出允许: :OEOE = 0, DO= 0, DO7 7 - DO- DO0 0 输出输出OEOE = 1, DO= 1, DO7 7 - DO- DO0 0 高阻高阻ALE 8088ALE 8088地址锁存允许地址锁存允许, , 高电平有效高电平有效, , 输出输出, ,复用线上出现地址时为高电平复用线上出现地址时为高电平. .DIDI7 7 - DI- DI0 0与与 CPU CPU 地址地址/ /数据复用线数据复用线

40、ADAD7 7 - AD- AD0 0 相连相连. .ALE = STB ALE = STB 出现正脉冲时出现正脉冲时, ,ADAD7 7 - AD- AD0 0 出现低出现低8 8 位地址信号位地址信号, ,将锁存将锁存 8 8 位地址位地址. .OEOE = 0, D0= 0, D07 7 - DO- DO0 0 为输出为输出 CPU 8 CPU 8 位低地址。位低地址。ALE = STB = 0 ALE = STB = 0 时时 , AD, AD7 7 - AD- AD0 0 出现数据时出现数据时, , 不会影已响锁存地不会影已响锁存地址信息址信息. .64l 系统规模较大系统规模较大:

41、 除除8088CPU外，还可以有其它协处理器外，还可以有其它协处理器 如如 数字运算协处理器数字运算协处理器8087 输入输入/输出协处理器输出协处理器8089l 系统的控制总线由总线控制器系统的控制总线由总线控制器8288来提供来提供 8288增强了增强了8088CPU总线的驱动能力总线的驱动能力 将将8088的状态信号的状态信号(S2S0)进行译码，进行译码， 提供提供8088对存储器、对存储器、I/O接口进行控制所需的信号接口进行控制所需的信号2最大模式最大模式658088 在最大模式下的典型配置在最大模式下的典型配置 参看教材新参看教材新P152 旧旧P144+5V地址锁存器地址锁存器

42、8282(两片两片)STB 数据收发器数据收发器OE 8286T T MRDC 8288 MWTC 总线总线 IORC控制器控制器 IOWC INTA8259A及有关电路及有关电路 A15A8S6S3/A19A16AD7AD0CLKRESETREADYMN/MXVCCRDQS0QS1LOCKTESTHIGHNMIGNDGND8284A CLKDT/RDENALE8088CPU地址总线地址总线数据总线数据总线控制总线控制总线PC总总线线插插槽槽RESETREADYS0S1S2INTRRQ/GT0RQ/GT166二、二、 80888088的引脚功能的引脚功能8088引脚图引脚图 参见教材新参见教材

43、新P173 旧旧P1458088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大组态（最小组态）最大组态（最小组态）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESETq 8088CPU是双列直插式芯是双列直插式芯 片片，共有共有40条引脚条引脚;q 引脚引脚33决定工作模式决定工作模式: 接地，最大模式接地

44、，最大模式 接接+5V, 最小模式最小模式 q 在两种模式下引脚在两种模式下引脚2431 有不同的名称和意义有不同的名称和意义67VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态最小组态1. 电源、时钟和工作模式选择电源、时钟和工作模式选择 Vcc 接接+5V CLK接接4.77MHz 2个个GND接地接地 MN/MX接接 +5V 2. 访问访问I

45、/O端口、存储器的控制信号端口、存储器的控制信号 IO/M 选择选择I/O或存储器操作或存储器操作 RD 读操作控制读操作控制 WR 写操作控制写操作控制3. 地址地址/数据、地址数据、地址/状态复用信号状态复用信号AD7 AD0 地址地址/数据复用信号数据复用信号A15 A8 地址线地址线A19 A16/S6 S3 地址地址/状态复用信号状态复用信号 新新P153 旧旧P145 S6=0，S5=IF， S4、S3当前使用段寄存器当前使用段寄存器 00-ES，01-SS，10-CS/未用，未用，11-DS4. 地址锁存允许信号地址锁存允许信号ALE8088在最小模式下的引脚和功能在最小模式下的

46、引脚和功能 : 68VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态最小组态5. 数据允许数据允许DEN、数据传送方向数据传送方向DT/R 6. 可屏蔽中断请求可屏蔽中断请求INTR 中断响应中断响应INTA7. 非屏蔽中断请求非屏蔽中断请求NMI8. 总线保持请求总线保持请求HOLD 总线保持响应总线保持响应HLDA69VCCA15A16/S3A

47、17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态最小组态9. 准备就绪信号准备就绪信号READY 被访问的被访问的M/IO设备设备准备就绪准备就绪10. 检测信号检测信号TEST11. 系统状态信号系统状态信号SSO与与IO/M、DT/R 组合反映组合反映当前总线执行的是什么操作当前总线执行的是什么操作12. 复位信号复位信号RESET高电平高电平 结束结束CPU当前操作，

48、当前操作， 内部内部寄存器恢复初始状态寄存器恢复初始状态 CS=FFFFh, 其它为其它为0 指令队列空指令队列空70第四第四节节 8088 在最小模式下的时序在最小模式下的时序一、一、 I/O端口、存储器读周期端口、存储器读周期二、二、 I/O端口、存储器写周期端口、存储器写周期 三、三、中断响应周期中断响应周期 (在第六章介绍在第六章介绍)71内内存存I/O接口接口8088 在最小模式下的典型配置在最小模式下的典型配置 地址锁存器地址锁存器8282(两片两片)STB OE数据收发器数据收发器OE 8286 T A15A8S6S3/A19A16AD7AD0ALECLKRESETREADYMN

49、/MXVCCGNDGNDDENDT/RIO/MWRRDHOLDHLDAINTRINTANMITESTSSO8088CPU地址总线地址总线数据总线数据总线控制总线控制总线8284A CLKRESETREADY+5V72一、一、I/O端口、存储器读周期时序端口、存储器读周期时序 指指8088CPU从从I/O端口或存储器读取数据时，端口或存储器读取数据时， 各有关引脚信号随时间变化的情况。各有关引脚信号随时间变化的情况。 （参见教材（参见教材新新P158 旧旧P150）数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 ABAB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出

50、出设设备备CPU738088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESETI/O端口端口、存储器、存储器读读周期时序周期时序T1T2T3T4A19A16/S6S3IO/ /MA15A8ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0高高IO 低低Mem AD7AD074例例 假设假设 ( DS )=3000H, (BX)=500CH,

51、 (3500CH)=9AH 执行执行 MOV AL, BX 指令指令MOV AL, BX包含一个从存储器读操作包含一个从存储器读操作DSESSSCSIP数据暂存器数据暂存器PSW标志标志寄存器寄存器执行部件控制电路执行部件控制电路指令译码器指令译码器AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组寄存器组指指令令队队列列总线总线接口接口控制控制电路电路运运算算器器地地址址加加法法器器、指令指令1指令指令2指令指令3指令指令4、数据数据1数据数据29Ah、地址总线地址总线AB数据总线数据总线DB控制总线控制总线CB地地址址译译码码器器75( DS )=3000H, (BX

52、)=500CH, (3500CH)=9AH 执行执行 MOV AL, BX 1.1.IO/M变低，变低， CPU将对将对内存进行操作内存进行操作2. A19A0上出现地址信号上出现地址信号 0011 0101 0000 0000 1100 A19 A15 A11 A7 A3 A03. ALE上出现正脉冲信号上出现正脉冲信号4. DT/R变低，变低， 数据收发器处于接受状态数据收发器处于接受状态T1状态状态T1T2T3T4A19A16/S6S3IO/ /MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D076T1T2T3T4A19A16/S6S3

53、IO/ /MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D05.5.A19A16上出现状态信号上出现状态信号 0 IF 1 1 （P153P153） S6 S5 S4 S3 使用使用DS S6=0S6=0（80888088与总线连）与总线连）6. AD7AD0变高阻态变高阻态7. RD变低变低 发给内存发给内存, CPU将进行读操作将进行读操作8. DEN 变低变低 允许数据收发器进行数据传送允许数据收发器进行数据传送T2状态状态( DS )=3000H, (BX)=500CH, (3500CH)=9AH 执行执行 MOV AL, BX 77

54、T1T2T3T4A19A16/S6S3IO/ /MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0( DS )=3000H, (BX)=500CH, (3500CH)=9AH 执行执行 MOV AL, BX T3状态状态9. AD7AD0上出现数据信号上出现数据信号 1 0 0 1 1 0 1 0 AD7 AD0 数据数据由由 3500CH 内存单元送出内存单元送出78T1T2T3T4A19A16/S6S3IO/ /MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0( DS )=3000H,

55、 (BX)=500CH, (3500CH)=9AH 执行执行 MOV AL, BX 10. RD变高，变高， CPU从数据线上读数据从数据线上读数据, 将数据将数据9AH读到读到AL中中11. DEN变高，变高， 数据收发器与总线断开，数据收发器与总线断开， AD7AD0 变高阻态变高阻态T4状态状态79二、二、 I/O端口、存储器写周期时序端口、存储器写周期时序 指指8088CPU向向I/O端口或存储器进行写数据时，端口或存储器进行写数据时， 各有关引脚信号随时间变化的情况。各有关引脚信号随时间变化的情况。 （参见教材新（参见教材新P159 旧旧P151）数据总线数据总线 DB控制总线控制总

56、线 CB地址总线地址总线 ABAB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU80I/O端口、存储器端口、存储器写写周期时序周期时序T1T2T3T4A19A16/S6S3IO/ /MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0高高IO 低低Mem8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTAT

57、ESTREADYRESET81例例 假设假设 ( DS )=6000H, (DI)=300AH, (BL)=7CH 执行执行 MOV DI , BL指令指令MOV DI, BL包含一个向存储器写操作包含一个向存储器写操作DSESSSCSIP数据暂存器数据暂存器PSW标志标志寄存器寄存器执行部件控制电路执行部件控制电路指令译码器指令译码器AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组寄存器组指指令令队队列列总线总线接口接口控制控制电路电路运运算算器器地地址址加加法法器器、指令指令1指令指令2指令指令3指令指令4、数据数据17Ch数据数据3、地址总线地址总线AB数据总线数

58、据总线DB控制总线控制总线CB地地址址译译码码器器82 ( DS )=6000H, (DI)=300AH, (BL)=7CH 执行执行 MOV DI , BL1.1.IO/M变低变低， CPU将对将对内存进行操作内存进行操作2.2.A19A0上出现地址信号上出现地址信号 0110 0011 0000 00000110 0011 0000 0000 1010 1010 A A1919 A A1515 A A1111 A A7 7 A A3 3 A A0 03.3. ALE上出现正脉冲信号上出现正脉冲信号4.4.DT/R变高，数据收发器发送变高，数据收发器发送T1状态状态T1T2T3T4A19A1

59、6/S6S3IO/ /MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D083T1T2T3T4A19A16/S6S3IO/ /MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0 ( DS )=6000H, (DI)=300AH, (BL)=7CH 执行执行 MOV DI , BL5.5. WR变低，变低， 发给内存，发给内存， CPU将进行读将进行读6. A19A16上出现状态信号上出现状态信号 0 IF 1 10 IF 1 1 S6 S5 S4 S3 S6 S5 S4 S3 使用使用DSDS

60、7. DEN 变低，变低， 允许数据收发器进行数据传送允许数据收发器进行数据传送8. AD7AD0上出现数据信号上出现数据信号 即即BL的内容的内容 0 1 1 1 1 1 0 0ADAD7 7 ADAD0 0T2状态状态84T1T2T3T4A19A16/S6S3IO/ /MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0 ( DS )=6000H, (DI)=300AH, (BL)=7CH 执行执行 MOV DI , BLT3状态状态9. 继续提供状态信号继续提供状态信号S6S3 数据信号数据信号D7D010. 维持有关控制信号不变维持有关控制信号不变85T1T