SDA9206数字电视AD电路应用

1、第一章 概述1.1 数字电视概况所谓数字电视，是将传统的模拟电视信号经过抽样、量化和编码转化成用二进制数代表的数字式信号,然后进行各种功能的处理、传输、存储和记录，也可以用电子计算机进行处理、监视和控制。设备更高的技术性能，采用数字技术不仅使各种电视设备获得比原有模拟式设备更高的技术性能,而且还具有模拟技术不能达到的新功能,使电视技术进入了崭新的时代.数字电视技术与原有的模拟电视技术相比，有以下优点：（1） 信号杂波比和连续处理的次数无关。（2） 可避免系统的非线性失真的影响。（3） 数字设备输出信号稳定可靠。（4） 易于实现信号的存储，而且存储时间与信号的特性无关。（5） 由于采用数字技术，

2、可以实现设备的自动化操作和调整。（6） 很容易实现加密/解密和加扰/解扰技术，便于专业应用。（7） 可以与计算机“融合”而构成一类多媒体计算机系统，成为未来“国家信息基础设施”的重要组成部分。（8） 具有可扩展性、可分级性和互操作性。 一般来说，目前数字电视系统可分为两类，一类是包括压缩码率在内的数字电视信号传输系统，另一类是电视信号的数字处理和加工系统。 数字电视信号的传输系统由以下各部分组成：(详见图1.1) TV信号编码器信号变换 装置加 信道密 编码器 模拟TV 信号源 信道噪声源 信号发送 信号接收TV信号 解码器解密 信道解码器信号反变换装置模拟TV 信号 图1.1 电视信号传输系

3、统 电视信号的数字处理和加工系统如图1.2 所示: A/D和D/A变换器是模拟电视信号与数字处理设备的接口,通常A/D变换器对模拟电视信号进行PCM编码,输出数字电视信号供改善图象质量或某种特殊功能的加工及处理.数字亮色分离数字信号 处理及 加工数字全信号编码 Y Y模拟 R-Y R-YD/A变换器A/D变换器电视 B-Y B-Y 模拟TV信号 信号信号存储器 图 1.2 数字处理和加工系统 从整个电视系统来看，发展数字电视可以分几步走： （1）局部设备数字化。即摄影机输出为模拟信号，经模拟、数字转换（A/D）变成数字信号，在演播室中的数字设备进行处理，如数字特技处理，处理完后，又转变成模拟信

4、号（D/A），再用电视发射机发射。接收机收到信号以后，检波成视频信号，再经A/D变换成数字信号，在接收机中进行处理（如数字降噪、数字轮廓校正、数字去重影、画中画等），再由D/A变换在显像管上显示出高度清晰、噪声极小的鲜艳图画。 （2）全系统实现数字化，即把要发送图像直接变成数字信号，经编码压缩再变成适合于传输的码型，在数字微波、数字光纤信道上传输，在接收端再将所收到的数据恢复成电视图像，在通道的所有的环节上电视信号都是以数字形式传送的.1.2 电视系统的一些基本参数一.场扫描频率的选择 在电视技术的发展初期,确定电视图象的重复频率时,既参照了电影中画面频率不得低于每秒48次的参数,也考虑了电视

5、中的特有现象,即交流电的干扰问题。为了减低这种干扰在屏幕上的可见度，将48次/秒的数据做适当修改，使我国电视图象重复率和电力网的频率保持一致，选定为50Hz。 随着电子技术的发展，电视系统中的交流声干扰已减弱到电视图象上几乎看不出来的程度。而以传统的现行625行/50场、2:1的标准电视信号在HDTV的大屏幕上显示图象,则容易产生大面积的闪烁、行间抖动、爬行、并行等现象。如果采用1249行/100场、2：1隔行扫描系统，则可以消除大面积闪烁，其行间抖动频率为50Hz，从而消除了行间抖动的可见度，爬行最慢速度为5.75秒,而且无并行现象。这说明了当场频为100Hz时，使人观看电视感到舒适，而场频

6、为60Hz时，一般的显示装置在通常的亮度下，已无明显的大面积闪烁现象。所以，增加场频有助于提高电视图象的质量。 要使场频达到100Hz，可以用以下几种方法： （1）AABB格式 Incoming Field with 50Hz Field A1Field B1Field A2Field B2 20ms 100Hz显示 DelayField A1Field A1Field B1Field B1Field A2Field A2Field B2Field B2 10ms该格式能消除大面积闪烁,但不能减少行间闪烁,附加的时延是为了获得平滑显示的需要。 （2）ABAB格式Incoming Field w

7、ith 50Hz Field A1Field B1Field A2Field B2 20ms 100Hz显示 DelayField A1Field B1Field A1Field B1Field A2Field B2Field A2Field B2 10ms 该格式最大的特点是能同时减小大面积闪烁及行间闪烁。（3）ABAB 格式(注:符号 表示加权平均) 该格式的详细内容略。 该格式的特点是能同时减小大面积闪烁及行间闪烁,有利于动态图象。 二.扫描行数的选择 图象清晰度与扫描行数有密切的关系。扫描行数越多,图象就越清晰,但相应的带宽也增加。在兼顾到图象的清晰度指标及电视设备的复杂性特别是电视接

8、收机的成本时，大部分国家包括我国最后统一在每帧525行或625行这两个数字上。 但随着显象管屏幕尺寸不断增大，525和625行电视系统的发辨率越来越不够，在考虑到人眼的生理要求及实验结果的基础上，目前世界上的HDTV扫描行数基本上定在1050或1250上。 三.电视图象的宽高比 电视图象的宽高比是电视系统的重要参数，它影响到一系列的性能指标。电视采用了早期电影所选定的画面宽高比为4：3的标准，并沿用至今。当宽高比为4：3时，人观看画面时头部不需要摆动感到轻松、舒适。 但这个标准没有考虑到人眼的视野和艺术效果，由于人眼的实际视野大于120度，因此如果宽高比为16：9时，观察者对于原野风光以外的多

9、数画面都感到满意，会感到画面色彩更绚丽，场面更加气势磅礴。当宽高比为2：1时，观察者对于屏幕上所显示出来的各种画面都感到满意。HDTV采用16：9标准。 四.亮度及色度信号利用色度学的原理和根据兼容制的有关规定，把红、绿、蓝三个基色信号改组成三个独立的新信号，以实现兼容性的彩色电视传输。这三个信号是亮度信号Y和两个色差信号R-Y、B-Y。为保证与黑白电视兼容，必须传送亮度信号Y。如果把整个电视系统看作线性系统，则彩色光的亮度与R、G、B的关系可写成： Y=0.30R+0.59G+0.11B既然已传送代表亮度的亮度信号Y，代表彩色的色度信号应不包含Y的信息，故可用色差信号来传送色度信息。基色信号

10、与亮度信号之差R-Y、B-Y、G-Y即为色差信号。三个色差信号也可由三个基色信号组合而成： R-Y=R-(0.30R+0.59G+0.11B)=0.75R-0.59G-0.11B B-Y=B-(0.30R+0.59G+0.11B)=-0.30R-0.59G+0.89B G-Y=G-(0.30R+0.59G+0.11B)=-0.30R+0.41G-0.11B 由于三个色差信号中只有两个是独立的，且G-Y信号传输时对改善信噪比不利，实际传输中则不选用G-Y色差信号。 为了充分利用电视机的线性动态范围，在信号播放出去以前，还要将色差信号（R-Y）和（B-Y）分别乘以某一个适当的加重系数K1和K2：

11、U=K1（B-Y） V=K2（R-Y） 由于人眼对于彩色细节的分辨力低于对亮度细节的分辨力，因此色差信号U和V可以用比亮度信号Y窄的频带传送。五. 数字电视信号的编码标准1. 4：1：1标准 该标准中由于亮度信号Y和两个色差信号（R-Y）、（B-Y）取样频率分别规定为13.5MHz和3.375MHz。鉴于取样频率的数值之间的比率为 13.5:3.375:3.375=4:1:1 因此方便地将这一数字电视标准定为4：1：1标准。 就目前而言，该标准是目前实现数字电视系统的最经济、有效的方法。它能减少色度带宽，此时色度带宽只是亮度带宽的1/4，但增加了色度噪声。它需要12位的数据总线。2. 4：2：

12、2标准 该标准用于广播室的数字电视设备中，亮度信号Y和两个色差信号（R-Y）、（B-Y）取样频率分别规定为13.5MHz和6.75MHz。 它减少了色度噪声，但增加了色度带宽，且需要更大的存储器，数据总线为16位。3. 4：4：4标准 这是直接对R、G、B进行分量编码的标准。因为R、G、B都是宽频带信号，都需要13.5MHz的取样频率进行取样。 该标准提供了完全的演播室质量，但它的代价最大，需要最高的色度带宽及比4：2：2还要大的存储器，数据总线为24位。4. 2：1：1标准 对用于新闻采访的数字电视设备，需要在图象质量和体积小、重量轻、易于携带之间取一折衷，因此将Y、（B-Y）、（R-Y）的

13、取样频率分别定为6.75MHz、3.375MHz和3.375MHz。第二章 视频A/D变换器原理 数字电视中用的A/D，一般具有如下的特点： （1）抽样频率高：全信号编码时，若fs=4fsc(PAL),Ts=56ns;分量编码时，fs=13.5MHz。为在一个Ts内完成抽样、量化、编码3个操作，对器件和电路都提出高速要求，因此在广播级中一般采用并行A/D。 （2）量化比特数高：取n=8bit,M=28=256级，若采用并行A/D就需要2n-1=255只比较器，如采用并串型A/D，则比较器为2(24-1)=30只。 2.1 并行8bit A/D变换器 并行 A/D变换器,具有高速、高精度的特点,

14、但由于比较器数=2n1,即每增加1bit,器件就要成倍增加,1个10bit的并行A/D约有4万个元件,需要超大规模集成工艺。图2.1是它的总框图。在并行A/D中,抽样保持由量化器后的锁存器完成。模拟放大器用来放大输入信号，放大量由比较器的幅度鉴别灵敏度决定。箝位电路的作用是使电压比较的起始电平与基准电平相吻合。LPF为前置低通滤波器。定时部分主要产生具有定时关系的各种定时脉冲（包括抽样脉冲），而这时钟脉冲要与输入信号的副载波（彩色全信号时）或行同步（分量信号时)进行锁相。 A/D总框图如下图2.1所示: 并行A/D一般省略锁存器量化器 模拟编码保持抽样LPF箝位 第三章 SDA 9206简介

15、第一节 概述 SDA 2069是一块半导体集成电路芯片，它包含了独立的用于视频的8位模数变换器和一个能给A/D变换器提供抽样脉冲的时钟同步发生器，它使用了一个能提供8位的30MHz抽样速率的高级的VLSI 0.5um CMOS处理器。 视频YUV处理器包含以下功能块： （1）模拟输入缓冲器和箝位电路 （2）3个30MHz的A/D变换器 （3）数字抽选滤波器 （4）Y通道的时延补偿电路 （5）输出格式及其它缓冲器 时钟同步发生器包含了以下几个必备的功能块 （1）模拟箝位电路 （2）7-bit A/D变换器 （3）带有数字水平锁相环、垂直同步处理器及脉冲发生器的同 步处理器 （4）时钟发生器，它包

16、含了分立砂纸时钟振荡器、模拟锁相环 及晶体振荡知道器 第二节 特征 SDA 9206 具有以下一些典型特征： （1）拥有3个独立CMOS A/D变换器 （2）8-bit的分辨力 （3）内置箝位电路，对每一个A/D变换器而言 （4）内部输入新信号幅度可由总线调整 （5）内有模拟输入信号的前置滤波器 （6）高性能的抽选滤波器 （7）两种数字抽样模式（4:2:2及4:1:1） （8）3种输出数据接口 CCIR 656接口（8线） 并行数据接口（2*8线） 部分并行数据接口（8+4线） （9）上溢出和下溢出时总线状态位 （10）同步时钟发生器 （11）分立的SYNC输入，它对同步时钟发生器进行箝位 （

17、12）SYNC信号的正负极性由总线切换 （13）内部的处理均可通过总线设置、调整 （14）支持单线和双线输入频率的时钟发生器（1fh/2fh模式） （15）垂直躁声抑制器及50/60Hz 检测器（只对1fh模式） （16）具有总线接口 （17）封装号为P-MQFP-64 （18）输入信号电压为5V，输出电压为3.5V或5V 第三节 框图大放大 第三章 SDA 9206简介 第一节 概述 SDA 2069是一块半导体集成电路芯片，它包含了独立的用于视频的8位模数变换器和一个能给A/D变换器提供抽样脉冲的时钟同步发生器，它使用了一个能提供8位的30MHz抽样速率的高级的VLSI 0.5um CMO

18、S处理器。 视频YUV处理器包含以下功能块： （1）模拟输入缓冲器和箝位电路 （2）3个30MHz的A/D变换器 （3）数字抽选滤波器 （4）Y通道的时延补偿电路 （5）输出格式及其它缓冲器 时钟同步发生器包含了以下几个必备的功能块 （1）模拟箝位电路 （2）7-bit A/D变换器 （3）带有数字水平锁相环、垂直同步处理器及脉冲发生器的同 步处理器 （4）时钟发生器，它包含了分立砂纸时钟振荡器、模拟锁相环 及晶体振荡知道器 第二节 特征 SDA 9206 具有以下一些典型特征： （1）拥有3个独立CMOS A/D变换器 （2）8-bit的分辨力 （3）内置箝位电路，对每一个A/D变换器而言

19、（4）内部输入新信号幅度可由总线调整 （5）内有模拟输入信号的前置滤波器 （6）高性能的抽选滤波器 （7）两种数字抽样模式（4:2:2及4:1:1） （8）3种输出数据接口 CCIR 656接口（8线） 并行数据接口（2*8线） 部分并行数据接口（8+4线） （9）上溢出和下溢出时总线状态位 （10）同步时钟发生器 （11）分立的SYNC输入，它对同步时钟发生器进行箝位 （12）SYNC信号的正负极性由总线切换 （13）内部的处理均可通过总线设置、调整 （14）支持单线和双线输入频率的时钟发生器（1fh/2fh模式） （15）垂直躁声抑制器及50/60Hz 检测器（只对1fh模式） （16）具

20、有总线接口 （17）封装号为P-MQFP-64 （18）输入信号电压为5V，输出电压为3.5V或5V 第三节 框图大 信号 输入 并行 箝位 箝位 8bit出 电压 脉冲 抽样脉冲 增益 延迟的抽样脉冲延迟抽样脉冲形成同步和色同步分离 并行A/D虽有速度高、性能好的优点，但价格昂贵、功耗大，且由于输入端大量的比较器并联，增大了输入电容，使信号源负载加重。3.2并串型模数转换器 我们已经知道,在并行A/D,为了获得8位量化输出,需要281=255个比较器,如果再增加一位,就要再增加255个比较器,一个10位并型A/D约有4万个元件,要制作这种A/D就需要超大规模集成电路的微电子技术,因此,除了它

21、可满足广播电视A/D要求高速以及高精度之外,在加工技术难易程度上以及价格方面都是一个不够理想的方案。 电视A/D中还可采用的另一种方案,即并串型A/D。它既保证了工作速度又大大地减少了比较器的个数。但是通常的并串型A/D的精度很难做到象并型A/D那样高的要求,下面先介绍其工作原理,然后举一个实用并串型A/D的例子。 (1)通常的并串型模数转换器 图2是并串型A/D原理框图。它由2个位数较少的(n=4bit)并型A/D串联而成,结果是输出n=8bit的数字信号,现在结合图4波形下面分几步分析:并行A/D(n=4bit) 27 输入视频 26 A 25 24延时 D/A n=4bit 高4位输出

22、B并行A/D(n=4bit) _ 23 A C 22 21 + 20 低4位输出 图2 并串型A/D 1) 输入视频信号A,一路到A/D(高4位并型A/D)进行PCM,输出为高4位的数字信号,并加以锁存,另一种经延时电路,延时时间(见A波形)。2) A/D输出再用n=4bit的D/A复原成高4位量化过的模拟信号,波形如图中B实线所示。由于经过A/D与D/A,所以B相对于A又延迟了一个的时间。3) 将D/A输出的B与时间上已对准的A二个模拟信号，在减法放相得到C信号。4) C信号再在低四位的A/D(并行)进行脉码调制(PCM)，得到低四位输出。5) 锁存的低四位再与高四位合并，总共输出8位并行数

23、据。 A输出视频信号 A B D/A输出视频信号 （实线） A=A1M M=16 A/D截尾量化A经延迟后的视频信号 C=A-B M=16 A1 M=16 A/D舍入量化 图2.3 在图2.1中的波形图 这里需要说明几点： 1)低四位A/D的输入C，是A/D的粗量化后余下的误差(即AB)，其最大幅度是A/D的一个量化层距A1 ，因此，为了达到8位的精度，还必须对C进行4bit量化，所以，A/D的量化层距应是A2=A1/24=A1/16。 2)由于A/D进行细量化，因此，4bitD/A实际上要有8bit的精度。同时为了保证8bit精度，模拟减法器的稳定性、幅度偏差等都会造成输出数据的误差。这是并

24、串型A/D中一个严重的缺点。 3)8位并串型A/D可以用两只四位(或一只2位，另一只6位等)并行A/D串接而成，所以其所需比较器为(241)230(个)。 4)CX20051A总框图中延时,可以用模拟延迟线, 也可以使抽样脉冲延迟以后,进行重抽样，以得到延迟的PAM信号(A)。 5)为了进一步减小比较器可采用三级并行A/D串联，不过精度更难以保证，故一般不用。 6)并串型A/D需要一个抽样保持电路(图2.2中未画出)，以便使A保持到B到来为止，否则就不可能相减。 (2)新颖并串型模数转换器 图2.4是新型 A/D的简化方框图,抽样保持(S/H)的输入分别用二个并型A/D量化,不同的是从高四位编

25、码器中,产生一个类似于完成( 一般并串A/D中)D/A与减法器功能的控制信号(CTL)，使低四位A/D工作。 并行A/D低位(4bit)并行A/D高位(4bit)S/H 模拟信号输入 CTL低位编码器高位编码器 信号 图2.4 新并串型8bit结构 为了说明方便，只用高2位与低2位组成一个四位并串A/D来讨论, 如图2.5。 电阻R1R16将分出的基准电压,送到高、低2位比较器 的各个输入 端, 来自抽样保持的输入(模拟)电压Vin ，也并行地送到各高、低2位比较器。CTL6CTL4的另一个输入分别为V1V3。其工作过程以下述几步说明: 1)由高2位的比较器输出,判定当前输入Vin 已落在Vr

26、ef(T) V1,V 1V 2,V 2 V3,V 3V ref(B)4层中的哪一层电平范围内。将判定结果通过编码器变成高2位数字输出(即粗量化)。 2)根据对Vin电平判定的结果,由高2位编码器送出控制(CTL)信号,使S1S4开关中相应的某一组开关接通,使低2位各比较器得到在Vref /4间进行细量化的基准电压。 3)经低2位量化,编码后便输出低2位的数据。 ? 此图复印 图2.5 新并串型A/D(4bit)工作原理 例如:设当前输入电压Vin落在V3Vref(B)之间,当然,高2位比较器4,以V3作基准电压进行比较,高2位编码输出为00(设用截尾法量化),其产生的量化(00)使S4闭合,故

27、低2位比较器1、2、3分别获得由电阻R13R16分出的各个基准电压进行细量化并编码输出低2位数据。 这种A/D,结构上考虑用开关切换不同的基准电压,进行低2位量化,因此,不需要减法器及D/A,所以提高了精度和速度。另外,比较器个数少,所以输入电流、输入电容、直线性误差均可减少。 第三章 SDA 9206简介 31 概述 SDA 2069是一块半导体集成电路芯片，它包含了独立的8位模数变换器和一个能为A/D变换器提供抽样脉冲的时钟同步发生器，它用了一个能提供30MHz抽样速率的高级的VLSI 0.5um CMOS处理器。 视频（YUV）处理器包含以下功能块： （1）模拟输入缓冲器和箝位电路 （2

28、）3个30MHz速率的A/D变换器 （3）数字梳状滤波器 （4）亮度信号的时延补偿 （5）输出格式及其它缓冲器 时钟同步发生器包含了以下几个必备的功能块 （1）模拟箝位电路 （2）7-bit的A/D变换器 （3）带有数字水平锁相环、垂直同步处理器及脉冲发生器的同 步处理器 （4）时钟发生器，它包含了分立定时振荡器、D/A变换器、模 拟锁相环及晶体振荡器 3.2 SDA 9206的基本特征 SDA 9206 具有以下一些典型特征： （1）3个独立CMOS A/D变换器 （2）8-bit的分辨力，30MHz的取样速率 （3）内置箝位电路，对每一个A/D变换器而言 （4）内部输入信号幅度可由总线调整

29、 （5）内有模拟输入信号的前置滤波器 （6）高性能的梳状滤波器 （7）两种数据抽样模式（4:2:2及4:1:1） （8）3种输出数据接口 CCIR 656接口 （8线） 并行数据接口 （2*8线） 部分并行数据接口 （8+4线） （9）上溢出和下溢出时总线状态位 （10）同步时钟发生器 （11）分立的SYNC输入，对同步时钟发生器进行箝位 （12）SYNC信号的正负极性由总线切换 （13）内部的处理均可通过总线设置、调整 （14）支持单线和双线输入频率的时钟发生器（1fh/2fh模式） （15）垂直躁声抑制器及50/60Hz 场频检测器（只对1fh模式） （16）具有I2C总线接口 （17）封

30、装号为P-MQFP-64 （18）输入信号电压为5V （19）输出信号电压为3.5V或5V3.3 SDA 9206 系统框图 VAGNO VADO VSS VDO VSSO VDDO 时延时延抽选器2:1输出格式器 箝 位 电 路 8bit30MHz ADCVREFHY 8 AINY PORTAVREFLY抽选器 3抽选器 2抽选器 1VREFHU 8AINU PORTBVREFLUVREFHV AINVVRRFLV VS HS BLN 数字 时钟锁相环 CLK1/2 同步处理器 I2C总 线VREFHC H1|1SYNC H2|2 VREFLC RESOUT RESIN VDDDTO GND

31、PA X1 X2 SCL SDA VSSDTO ADDPA ADRO 图3.1 SDA 9206 总框图3.4系统描述一. A/D变换器 1.简介 SDA 9206 包含了3个独立的8位A/D变换器,最大的变换速度为30MHz。2.输入信号的放大及前置滤波 输入信号能通过I2C总线进行放大调整,且要进行内部的前置滤波,模拟抗混迭前置滤波器的典型频率响应如下图所示: 0db -10db -20db -30db -40db-50db-60db 1 5 10 15 20 30 40 50 100 （MHz） 图3.2 滤波器的频率响应3.箝位电路 AINY、AINU、AINV这三个模拟管脚信号通过芯

32、片的箝位脉冲H2,可同时切换到芯片产生的箝位电平上。 表3.1模 拟 信 道自然二进制码 补 码 组成成分 AINY 00010000 10010000 YAINU、AINV 10000000 00000000 U、V4.数字梳状滤波器 数字YUV信号的数字速率在紧跟着A/D变换器后面的梳状滤波器中得到了降低。梳状滤波器的全部性能取决于电视信号的要求。(1) 下图中给出了亮度信号通道梳状滤波器的频率响应。输入取样速率为27MHz,输出取样速率为13.5MHz。 10db 0db -10db -20db -30db -40db -50db 0 0.1 0.2 0.3 0.4 0.5 f/fs 图

33、3.3 亮度信号的频率响应大小 输入信号取样频率为27MHz(2) 下图中给出了输入取样信号速率为27MHz,输出取样信号速率为13.5MHz,色度信号通道在梳状滤波器1、2时期时总的频率响应。 0db -10db -20db -30db -40db -50db 0 0.1 0.2 0.3 0.4 0.5 f/fs 图3.4 色度信号(梳状滤波器1、2内)频率响应大小 输入信号取样频率为27MHz(3) 下图中给出了输入取样信号速率为27MHz,输出取样信号速率为13.5MHz时,色度信号通道梳状滤波器3的频率响应。梳状滤波器3可工作在4:1:1或工作在4:2:2模式(由总线中的UV3FIL控

34、制) -10db 0db 10db 20db 30db 40db 50db 0 0.1 0.2 0.3 0.4 0.5 f/fs 图3.5 色度信号（梳状滤波器3内）的频率响应 输入信号取样频率为6.75MHz二.数据输出格式 3种数据输出格式均可由I2C总线上的控制位FORMAT进行选择,一种格式对应于CCIR 656(数据速率为27MHz的8位总线);另一种格式通过2个使Y和UV数据速率均为13.5MHz的8位总线使Y和UV数据有效分开;第三种格式为12位的总线形式,该总线8位连接Y通道数据,另4位连接UV通道数据。 表3.2和表3.3表示不同格式下A、B端口的具体输出成分： 表3.2输出

35、管 脚 部分并行数据格式 FORMAT=10 OR 11 （13.5MHz） 并行数据 FORMAT=01（13.5MHz） CCIR 656 FORMAT=00 (27MHz)PAQ7Y07Y17Y27Y37Y07Y17U07Y07V07Y17PAQ6Y06Y16Y26Y36Y06Y16U06Y06V06Y16PAQ5Y05Y15Y25Y35Y05Y15U05Y05V05Y15PAQ4Y04Y14Y24Y34Y04Y14U04Y04V04Y14PAQ3Y03Y13Y23Y33Y03Y13U03Y03V03Y13PAQ2Y02Y12Y22Y32Y02Y12U02Y02V02Y12PAQ1Y01

36、Y11Y21Y31Y01Y11U01Y01V01Y11PAQ0Y00Y10Y20Y30Y00Y10U00V00V00Y10表3.3输出管 脚 部分并行数据格式 FORMAT=10 OR 11 （13.5MHz） 并行数据 FORMAT=01（13.5MHz） CCIR 656 FORMAT=00 (27MHz)PBQ7U07U05U03U01U07V07ZZZZPBQ6U06U04U02U00U06V06ZZZZPBQ5V07V05V03V01U05V05ZZZZPBQ4V06V04V02V00U04V04ZZZZPBQ3ZZZZU03V03ZZZZPBQ2ZZZZU02V02ZZZZPBQ1

37、ZZZZU01V01ZZZZPBQ0ZZZZU00V00ZZZZ说明： XAB：信号部分 A：取样位 B：比特位 Z：管脚处于三态模式1.输出编码 以直接二进制或二进制的补码形式输出编码对于独立的信号部分(Y或UV)可通过I2C总线控制位YCODE 和UVCODE进行选择。对于直接二进制编码,根据CCIR 656 输出格式模式可知道此时0和255的编码较为特殊。表3.4 输出编码 此表在VREFH =2.2V, VREFH=4.2V, XAMP =0000时有效 步骤 AINY AINU,AINVOFLBITUFLBIT 自然二进制码7 6 5 4 3 2 1 0 补 码7 6 5 4 3 2

38、 1 0 UNDER-FLOW012.253254255OVER-FLOW VCY +1.875V VCU.V+1.0V0000.00011000.00000 0 0 0 0 0 0 00 0 0 0 0 0 0 00 0 0 0 0 0 0 10 0 0 0 0 0 1 0.1 1 1 1 1 1 0 11 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 0 0 0 0 0 0 01 0 0 0 0 0 0 01 0 0 0 0 0 0 11 0 0 0 0 0 1 0.0 1 1 1 1 1 0 10 1 1 1 1 1 1 00 1 1 1 1

39、 1 1 1 0 1 1 1 1 1 1 1 表3.5 CCIR 656 格式,FORMAT=00的输出编码 此表在VREFH =2.2V, VREFH=4.2V, XAMP=0000时有效步骤AINYAINU,AINVOFLBITUFLBIT自然二进制码7 6 5 4 3 2 1 0 补 码7 6 5 4 3 2 1 0 UNDER-FLOW012.253254255OVER-FLOW VCY+1.875V VCU.V+1.0V0000.00011000.00000 0 0 0 0 0 0 10 0 0 0 0 0 0 10 0 0 0 0 0 0 10 0 0 0 0 0 1 0.1 1 1 1 1 1 0 11 1 1 1 1 1 1 01 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 0 0 0 0 0 0 01 0 0 0 0 0 0 01 0 0 0 0 0 0 11