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文档简介

1、 实验 四位十进制频率计设计一、 实验目的 1. 掌握四位十进制频率计的工作原理并能够用Verilog HDL语言编写代码，进一步熟悉EDA6000实验箱的使用方法。2. 进一步熟悉quartusII建立程序编译、仿真及下载的操作流程并学会四位十进制频率计的Verilog硬件设计。二、 实验代码module frecounter(clk,uclk,ge_bit,shi_bit,bai_bit,qian_bit); input clk,uclk; output 3:0 ge_bit,shi_bit,bai_bit,qian_bit;reg 3:0ge_bit,shi_bit,bai_bit,qi

2、an_bit; reg div,en,load,cls; reg 3:0 A,B,C,D;always (negedge clk)begindiv=div;en=div;load=en;cls=clk&load;endalways (posedge uclk or posedge cls)beginif(cls) begin A=4d0;B=4d0;C=4d0;D=4d0; endelse if(en) begin A=A+4d1; if(A=4D10) begin A=4d0;B=B+4d1; end if(B=4D10) begin B=4d0;C=C+4d1; end if(C=4D10

3、) begin C=4d0;D=D+4d1; endendalways (posedge load)beginge_bit=A;shi_bit=B;bai_bit=C;qian_bit=D;endendmodule三、 实验步骤：1. 新建Verilog工程，编写代码并保存至与模块名对应的文件夹。注意：项目应存为系统盘以外的盘内，路径中不含中文字符。 2. 编译程序，编译无误后，在【tools】里面选择RTL视，观察电路结构。3. 新建波形文件进行仿真。保存时要和源程序存放在同一目录下。设置好输入波形参数后，开始仿真。在仿真后输入输出波形中观察逻辑关系是否正确。4. 好 将实验箱和PC合理连接起来

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