Tanner L-Edit课件

1、第九章 L-Edit9.1 L-edit版图编辑器界面简介9.2 版图设计概述9.3 设计规则检查9.4 版图的提取9.5 SPR9.6 LVS9.7 用L-edit画简单器件的版图9.8 标准组件自动配置与绕线9.9 使用l-edit编辑标准逻辑组件9.10 使用LVS对比反相器9.11全加器的区块配置与绕线（BPR）9.1 L-edit版图编辑器界面简介用户界面图层板鼠标键条版图区定位器版图区命令行界面验证工具条绘图工具条图层板vL-edit中图层的数量是没有限制的。图层用颜色和花纹区分不同的图层。用鼠标单击某一图层可以选中该图层。只有选中图层时，才能画该层的图形。v鼠标在图层板上，双击左

2、键，可以设置图层板的名称，颜色等各种信息。v图层板可以移动和放大缩小。图层图标下拉图层选框和选中的图层名字v用图层板来隐藏、显示图层在图层板上单击鼠标右键，可以看到如左图所示的上下文敏感菜单Show all:显示所有图层Hide all:隐藏所有图层Show Generated: 显示导出层Hide Generated :隐藏导出层Lock layer: 使图层在锁定和非锁定之间切换（鼠标所指图层）Lock all:锁定所有图层Unlock all:非锁定所有图层定位器v定位器显示鼠标在绘图区的坐标，有绝对模式和相对模式两种。v绝对模式，是缺省模式，指示的单位在set-up命令中设定。如图所示

3、这里将1个显示的单位，设为1000个内部单位。v相对模式下的定位器 敲击Q键可以在绝对模式和相对模式之间转换。相对模式下，定位器显示鼠标指针在绘图区中的相对位置。敲击Q键时的鼠标指针的位置为0。相对模式下位置坐标在方括号内，前两项是坐标的x和y的值，后一项是到原点的距离。相对模式下的定位器vL-edit用内部单位来记录图形（Internal Units，30位有符号整数），在绘图区水平和垂直方向都是在536870912到536870912之间，绘图区有个十子叉丝表示原点。在图层板上有一个Origin layer,可以显示和隐藏十字叉丝。内部单位v内部单位，定位单位与物理单位的关系可以由Setu

4、p-Design来指定。v如果设定1内部单位0.001um 则最大的 版图尺寸为1037741X1073741um2,即1.1X1.1平方米。v1um=1000 Internalv1 Locator =1000Internalv1 Locator =1um 1mouse snap=0.5locatorv此设置下，画出的最小图形是0.5um内部单位设定举例v1 Lamda= 1000 Internalv1 Lambda= 0.5umv1 Locator= 1000 Internalv1 Locator= 0.5umv鼠标按钮工具条v在不同的任务模式下（在图层板，画版图，及选中图像等）鼠标的3个键

5、完成不同的功能（没有中间键时，用Alt键左键代替），共有18种功能键的组合。v鼠标在图层板上时：左键：Choose表示选择某一图层右键： MENU弹出上下文敏感菜单中键：Hide/Show 显示和隐藏图层v当鼠标在绘图区时并处于选择模式时：左键：Select表示选择某一图元右键： Select表示选择某一图元中键：Move移动所选择的图元v当鼠标绘图区，并绘图模式时：左键：Draw表示绘图右键： Select表示选择某一图元中键：Move移动所选择的图元vObject TypesvThe basic task in designing layout is drawing objects, wh

6、ich represent the elements and patterns of the circuitry to be fabricated.vThere are several types of objects you can draw. Each object type is associated with a tool on the Drawing toolbar which you use to draw the corresponding object. 图形的编辑Selecting Layers and Drawing Tools vBefore you draw an ob

7、ject, you must select a layer. When a layer is selected, the layer icon in the Layer ，palette is outlined, and the name of the layer appears in the drop-down list above the Layer palette. Any objects you create during a draw operation will be on the selected layer and will display the color and patt

8、ern specified for that layer. You can select a layer in three ways:Click the icon on the Layer palette for the layer you want. You may need to scroll to the section of the Layer palette with the desired layer icon. Select the desired layer from the layer drop-down down list at the top of the Layer p

9、alette. Choose Draw Pick Layer or press A to change the current layer to the layer of the last selected object (excluding instances). If no objects are selected, the current layer changes to the layer of the object closest to the pointer. If the pointer is over or near an instance, L-Edit checks ins

10、ide the instance for the closest object.Drawing Tools 绘图工具条Display ModesYou can display the Drawing toolbar in three modes: orthogonal, 45 degrees, and all angle. There aretwo ways to change the display mode:Place the pointer in the Drawing toolbar and click the MENU (right) mouse button. Select Ort

11、hogonal, 45 Degrees, or All Angle in the pop-up menu. Use Setup Application and select the General tab. In the Drawing mode drop-down list choose Orthogonal, 45 Degrees, or All Angle. Self-Intersecting and Ambiguous Fill PolygonsvTwo common design errors involve self-intersecting polygons and polygo

12、ns with ambiguous fills.vEither could be misinterpreted by the manufacturer and result in an incorrect object mask.vIf a polygon or wire intersects itself at any point, L-Edit will display a warning.vIf a polygon is created with an ambiguous fill, L-Edit will display another warning.vYou can turn of

13、f these and other warnings with Setup ApplicationWarnings. Self-Intersecting PolygonsAmbiguous Fill PolygonsvAn example of a polygon with an ambiguous fill is shown in the following llustration. Depending uponvthe manufacturers convention, the white enclosed box might or might not be filled when fab

14、ricated.Similarly, in the figure below the desired fill in the region of intersection cannot be determinedPortsvA port can be a point, a line, or a two-dimensional box.（点端口、线端口、二维长方形端口）vTo draw a point port, position the pointer at the anchor point and press the DRAW mouse button.vTo draw a box port

15、, hold the DRAW mouse button and drag the pointer away from the anchor point to determine the opposite corner (and therefore the length and width) of the box. Release the DRAW button at the desired location of the opposite corner. To draw a line port, hold the DRAW mouse button and drag the pointer

16、away from the anchor point in a vertical or horizontal line. Release the DRAW button at the desired location of the opposite end of the line port vWhen you release the DRAW mouse button, the Edit Object(s)Ports dialog appears and prompts forvthe Port name. At this point you can also modify other att

17、ributes of the port, including GDSII data type,vtext size, coordinates, text orientation, and text alignment. If you dont specify a placementvconfiguration, the text is automatically placed horizontally on the screen at the lower center of the port. 返回9.2 版图设计概述v集成电路版图设计工作非常复杂，掌握集成电路的版图设计技术不可能毕其功于一役

18、，必须循序渐进。在学习中不可能一次将所有细节都搞清楚，有时我们需要忽略一些细节，而只关心问题的主要方面，细节问题待以后学习。v下面我们先认识一下实际版图。看两个用L-Edit设计的版图的例子。版图之一版图之二v上面的版图有些复杂，看不清图形的细节，下面我们先从认识简单的单元电路的版图开始，学习版图的设计方法.NMOS 管的版图N selectP selectActivePoly-siliconMetalP-subPMOS管的版图NwellN selectActiveP selectPoly-siliconMetalCMOS-工艺的 横向-PNPP-WellN-WellpN-Wellp+P+P+

19、P+N+P+CMOS反相器的标准单元N WellP selectActivePoly-siliconN selectMetal 1二输入互补输出与门/与非门标准单元out1与非输出，out2与门输出用L-Edit设计全定制版图vL-Edit的是Tanner EDA 开发的功能功能强大的版图设计工具。L-Edit Pro 组成模块：l Layout EditorlDesign Rule CheckerlLayout vs. SchematiclDevice ExtractorlStandard Cell Place & RouteL-Edit Pro L-Edit Pro包含IC设计编辑

20、器、自动布线系统、DRC设计规则检查器、netlist网表提取器、设计布局与电路netlist的比较器，这些模块组成了一个完整的IC设计与验证解决方案。 L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 DRC (Design Rule Checker)线上设计规则的检查器，确定布局图形符合设计要求。 L-Edit/DRC 是一个可根据不同制造厂所提供的设计规则design rule 去检验 layout 是否符合正确的软件, 它也可以去撰写这些design rule. 透过图形界面它可容易的设置,也能汇入 DracularR script。检查的范

21、围包含整个芯片,甚至能检查某特定范围。当前它支持有 90 度及 45 度的几何图形。如果检查出有错误的话, 这些结果可显示在窗口上,可利用 DRC Error Navigator (设计规则检查错误浏览器)去浏览并连到错误的地方去更改.它也可汇入 CalibreR DRC 结果。LVS(Layout vs. Schematic) 比较布局和电路的netlist网表内容是否相同的工具。 LVS(Layout vs. Schematic) 能够精确且有效的比对两个 SPICE netlist 是否有相等的电路描述。使用者可以列举拓朴信息, 参数值以及几何数值去比对 netlist。指定 pre-

22、和 post-iteration match （预多重比对和后多重比对）可以加速比对的过程。LVS 支持前置处理选项, 能将 netlist 最佳化处理,然后再去比对。这些选项可以让 LVS 配合用 SPICE描述功能相等但结构不同的电路。LVS 可以读入 T-Spice, H-Spice 或 P-Spice 格式的netlist网表文件,也支持所有组件种类以及主要的参数。要比对的两个 netlist 可以是不同的格式。Device Extract L-Edit/Extract 可将由 L-Edit 所画出的 layout 生成出 SPICE netlist,用来作 LVS 比对或者是用 T-

23、SPICE 去做 layout后段仿真。它能够提取出组件和使用者自己定义的子电路,支持 90 度和 45 度的对象。电路中去标示组件及节点对于寻找layout 里面的元素可以达到快速的提取。对于大多数共同的组件参数都可提取出来,像是 MOSFET 长,宽,源极/汲极面积和周长。Diodes, BJTs, MESFETs, JFETs 的面积。对于有阶层的子电路也能提取，还包含电容和电阻。APR (Standard Cell Place & Route) 自动放置和绕线，包含SPR(Standard-cells)和BPR(Block)。 L-Edit 提供有两种自动放置和布线(APR)的

24、方式,一种是 standard cells,另一种为 block区域布线。SPR 是利用 standard cells 和 pad cells,自动完成整个芯片的 layout。所使用的 netlist 可以是 EDIF 或 TPR(Tanner Place and Route) 格式。你可以选择 2 或 3 层 layer 去做布线,用3 层 layer 绕线方式可以让第 3 层布在 cell 上面。BPR 则是针对 block 自动或半自动(手动)去放置和布线,联机的方式完全依照 netlist, 文件格式和 SPR方式一样。可以指定某些线路由软件去帮你布线, 其他可自己手动去布线。返回9

25、.3 设计规则检查设计规则检查的设定 在设计规则检查的设定上，先进入tools-DRC打开对话窗口，再按setup按钮进入设计规则的设定。使用者依照半导体公司提供的设计规则数据逐条输入各项物质层次尺寸的限制，这设计规则的输入在l-edit以提供对话窗口的方式进行输入，使用者只要规定设计规则的名称（加以辨识），规则的条例名称，条例针对的物质层次与对该物质层次的限制，即完成一个设计规则条例的输入，使用者可以使用add rule或delete rule 的按键来增加或删除规则条例。另外，在完成输入设计规则条例之后，使用者可以决定某些条例不以激活，也就是说该条例虽然有定义，但是可以依照使用者的意愿要不

26、要去用他。DRC设定举例：该例中，选取的设计规则条例是A.9A，针对的物质层次是metal1，所要定义的是此一物质层次的最小宽度，图中的定义值为0.600的位置单位。根据之前的网格的设定，我们知道一个位置单位的大小等于一个微米，所以在这里定义的metal1的最小宽度是0.6微米，并且在设计规则检查时启用它。在Ignore这个字段中说明那些情况不在设计规则检查的范围，在本例中忽略45角的情况。返回9.4 版图的提取 当使用者完成了布局的工作之后，接下来要进行的工作就是利用Spice进行电路的验证。电路验证前的一个步骤是将spice文件萃取出来，可以利用tools-extract工具，点击出现的窗

27、口如图所示。该窗口分为3个选项，General、Output和Subcircuit。在general中要求使用者给定萃取的定义文件，输出的文件名与一次进行萃取的区域大小。在output中要求使用者给定萃取后输出的写入方式。在subcircuit中要求使用者给定萃取时辨认的子电路的参数。电路的萃取是要辨认几何图形上存在的主动单元，被动单元与其他非标准或是复合单元。萃取定义文件就是用来辨识上述单元，文件里包含批注，连接叙述与单元叙述拿这个定义文件必须遵守下面限制：物质层次的名称必须跟使用的制造（在TDB文件中定义）相对应物质层次的名称前后不能有空白物质层次的名称不能包含，与；，也不能超过40个字符

28、接脚名称不能包含，；或空白，也不能命名为model模型名称不能包含，；，空白或为了与现存的萃取定义文件兼容，除了Gaasfet/Mesfet之外的单 元，Width这个参数都要被忽略Ignore_shorts的意思是：如果某一个单元的所有引脚都接到同一个节点，那么该单元会被认为短路，而且萃取之后当成一个批注行。萃取定义文件批注：以#为开头的那一行文字为批注行。如：# this is an extract definition file comment.连接叙述：用来定义两个不同层次的物质是相接在一起的。如：CONNECT (Layer1,Layer2,contact)上例中，定义Layer1与

29、Layer2是通过contact接在一起，也就是说，在某个区域中的Layer1与Layer2层，如果这两层物质有contact存在可以把两层当作是同一个节点，提取文件的相关解释单元叙述：用来定义各种单元，如主动单元（bjt，diode，GaAsfet，jfet，mosfet），被动单元（Cap，res，ind）等。常见单元叙述所有单元的辨认都是使用辨识层来进行辨认，这个辨认层是构建这个单元所有层次中的一个。所以，可以使用同一个层次名字来辨认不同的单元，只要他们有不同的接脚即可。辨认层次的定义如下：RLAYER=rLayer提取文件的相关解释其中的RLAYER=是必要的标识符，rLayer则是该

30、辨识层次的名字。接下来辨识一连串的接脚，他们的顺序会关系到文件萃取的结果。所以你最好让他们的顺序与spice的规定一致，以便后续的电路仿真与LVS的比较。在这里建议使用标准的SPICE单元次序如下：BJT： Collector-Base-Emitter-SubstrateFET：Drain-Gate-Source-Bulk如果你在BJT的定义使用的接脚名称是Collector，Base，Emitter，Substrate，或是在FET的定义中使用的接脚名称是Drain，Gate，Source，Bulk，那么在进行萃取的时候就会自动排序了。提取文件的相关解释RLAYER=rLayer提取文件的相

31、关解释在一连串的接脚名称定义之后即使模型名称的定义。这模型名称并不是必须的，对SPICE而言，电阻，电容，电感的萃取就可以不要模型名称。不过其他单元就必须要在萃取时转出模型名称以供仿真之用。模型名称的定义可以如下所述：MODEL= ModelName其中的MODEl=是必要的表示符，如果有需要在萃取时转出模型名称，就在等号后面填入对应的模型名称，如无此需要，就让他空白即可。提取文件的相关解释接下来提供各种单元的萃取定义叙述：（1）电容CAP、电感IND、电阻RES的提取说明文件；DEVICE=device(RLAYER=rLayer;Plus=Layer1;Minus=Layer2;MODEL

32、=ModelName;)INGORE_SHORTS这样的萃取定义转出电容的SPICE格式如下：Cxxx n1 n2 ModelName Value提取文件的相关解释在电容部分，电容值是由RLAYER的这一层来计算，电容值的计算分为面积电容和边缘电容。若要能准确计算电容值，单位面积的面积电容与单位长度的边缘电容值必须给定，使用者可以在setup-layers打开的对话框中设定。如果定义的单元是电阻（电感），开头的字符就换成R（L）。在电阻部分，电阻值由rLayer，Layer1与layer2这三层来决定。有效面积是Minus接脚与Plus接脚的两端间与rLayer构成的面接。同样地，使用者必须在

33、setup-layers中设定每个方块的电阻值。举例：#Poly1-Poly2 capacitordevice=CAP (RLAYER=Poly1-Poly2 Capacitor;Plus=Poly2 wire;Minus=Poly1 wire;MODEL=;)这个例子是用来萃取两层多晶硅制作的电容 （2）BJTDEVICE=BJT（RLAYER=rLayer,AREA;Collector=cLayer;Base=bLayer；Emitter=eLayer;Substrate=sLayer；MODEL=ModelNmae；NominalArea=areaVal；）IGNORE_SHORTS这样

34、的萃取定义转出BJT的spice格式如下：Qxxx nc nb ne ModelNmae AREA=pinArea/areaValareaVal可以是科学记号的表示方式，单位是平方米。如果没有AREA这个关键词，就不会有面积的信息转出到spice文件。（3）FETDEVICE=MOSFET（RLAYER=rLayer；Drain=dLayer,AREA,PERIMETER;Gate=gLayer;Source=sLayer,AREA,PERIMETER;Bulk=bLayer;MODEL=ModelName;)IGNORE_SHORTS这样的萃取定义转出来FET的spice格式如下：Mxx n

35、d ng ns nb ModelNmae L=length W=width AD=DareaPD=DperemeterAS=AareaPS=SperemeterDrain=dLayer,AREA,PERIMETER;Source=sLayer,AREA,PERIMETER;AREA这个选项用来设定是否要计算源极与漏极的面积，可以只在源极或漏极中的一个设定，也可以都有。当这个选项有定义时，才会在萃取文件中描述所计算出来的值，而表示在AD=和AS=之后。同样的，Perimeter这个选项也是如此，它用来计算源极与漏极的周长，写在PD=和PS=之后。实例#NMOS transistor with p

36、oly1 gateDEVICE=MOSFET（RLAYER=ntran；Drain=active,AREA,PERIMETER;Gate=poly1 wire；Source=active,AREA,PERIMETER；Bulk=subs;MODEL=NMOS;)这个例子用来萃取以POLY1当栅极的NMOS管。返回9.5 SPRSPR的设定 在标准单元自动布局与绕线设定上，先以Tools-place and route 进入标准单元自动布局与绕线设定，再按setup进入spr setup 窗口。首先选择标准单元库的文件，使用者可以直接输入文件名称及位置，也可以有Browse按钮进行搜寻。再来选择

37、要进行布局与绕线的文件，这文件是经由s-edit产生的*.tpr文件。最后定义电源与地线的名称，这两个名称要与布局的标准单元库一致。接下来就依照使用者的需求进行core，padframe和怕的route等设定。SPR核心电路的设定在spr设定的对话窗口按下Core setup 按键，会出现下列窗口。在这个对话窗口中有几个页面需要定义，首先针对General这个页面的数据进行说明。在L-edit中需要3个特殊的标准单元库，他们是用来进行节点的连接的，这些库细胞如表1所示。细胞名称作用说明RowCrosser Row Crossercell这个细胞是用来让连接线能跨过标准单元细胞时使用的。这个细胞

38、仅包含一个端口，名称为cross。Tie2VddTie-to-Power cell这个细胞是用来让电路中的节点接到高电位时使用的。这个细胞包含一个水平连接端口VddTie2 GNDTie-to-ground cell这个端口是用来让电路中的节点连接到低电平时使用的，这个细胞包含一个水平连接端口GND。表1 SPR的标准单元库细胞在General页面还要定义以下两个端口：端口的名称作用说明crossRow crosser port用来认定要跨过标准单元细胞时的路径AbutAbutment port精确的放置每个标准单元细胞在General页面最后还要定义完成自动布局与绕线后产生的文件。这里产生三

39、种输出文件，分别是core（你要的结果）、row（经过排列后的布局情形）和channel（所需要的绕线信道的布局情形）。Row和channel的个数与使用者在进行布局与绕线时的设定有关。SPR核心电路的设定在layers页面要定义的是绕线时使用的物质层次与他的电容特性。右图中使用的水平线的层次是metal1，垂直线用的层次是metal2，这两个层次用via1相接。这个页面还定义了电源线和地线都用，metal1这个层次。SPR核心电路的设定在design rules这个页面定义绕线信道所用到的物质层次的设计规则，这时的水平层次，垂直层次与接触点就是之前在layers页面定义的metal1、met

40、al2和via1。使用者只要根据半导体公司提供的设计规则数据照表填入即可。另外，这里还定义了细胞之间的垂直间距，相当于定义绕线信道的宽度，还定义了细胞与电源线的水平距离。SPR核心电路的设定在I/O Signals 页面除了定义电源要坐落在左边或是右边，或是输入输出的信号要在水平或垂直层次之外，最重要的就是要定义所以进行布局与绕线的电路有哪些输入输出信号，这些信号要安排在哪个方向，或左，或右，或上，或下。右图中定义了两个信号，一个是in 一个是out，in这个信号被安排在左边，out这个信号被安排在右边。使用者可以使用add和delete健来增加或删除输入输出信号的设定。返回9.6 版图与电路

41、图网表的比较 LVS说明LVS是一个电路文件的比较工具，他用来比较两个描述同一个电路的电路文件。LVS有下面一些特色：Spice格式：LVS接受标准的spice格式；同构分解：LVS可以辨认同构集合。所谓同构是指在某个集合中的成员或节点无法区分彼此，如并联的两个单元。LVS可以借由使用者提供的预先对比信息或是执行对比实验程序以解析同构集合参数比较：LVS使用拓扑性（如单元种类、连接点数目），参数性（电阻、电容），几何性（面积、长度、宽度）的信息来进行电路文件的比对。使用者可以定义出相同性的范围，在这个范围之内两对象都可以被认定为相同。注意的是，这相同性范围的定义只针对参数性和几何性比对有效，相

42、当于允许电路图设计中的单元大小与几何布局的大小之间有些许的误差。片段设定：当对比的结果是两个电路文件不相同，LVS可以辨认出未分解过的节点和单元，以帮助使用者在电路图与几何布局中找到他们的所在。LVS说明LVS的激活激活LVS工具之后，可以使用file-New或file-open，建立或是 调用VDB文件。VDB文件是LVS用来比对两个电路文件的设定文件，如图所示。如果你选取的LVS setup，就是用来建立或调用VDB文件；若是选择TEXT document，则是打开编辑文字文件的窗口，用以编辑spice或是其他文字文件。假设选择的LVS setup，会打开另一个对话窗口，如图所示。用来设定

43、电路文件比对的文件与条件选项等，并给定内定文件名setup1.vdb。在这个对话框中包含7个表格，用以设定对比的文件与条件选项。input表格用来设定输入的文件名。输入的电路文件必须是spice格式的文件，内定的扩展名是sp。prematch file是一个选项，用来给定那些单元与节点是相等的，以避免反复的比对，增加对比的速度。这个文件的语法如下：Member1a member2aMember1b member2bMember1c member2c .每一行有两个元素，分别代表电路图（左边）与布局图（右边）中的元素，而且这两个元素是相等的。Setup 对话框设置Setup 对话框设置另一个选项

44、是element description ，用来描述自订的单元，内定的扩展名为ELM。其语法如下：lld name pin pin (perm,perm);参数说明Lld单元描述语法的起始字符串name定义单元的名称，必须与描述电路的spice文件中的名字相同perm描述接脚的可能排列情形pin单元的接脚，至少要有一个接脚；结束单元描述字符另一个选项是element description ，用来描述自订的单元，内定的扩展名为ELM。其语法如下：lld name pin pin (perm,perm);举例来说：Lld C pos neg （pos=neg）表示这是一个非极性的电容output

45、表格是输出设定。在这个文本框中输入对比结果的报告文件名。Node and element list复选框，报告节点与组件对比结果的报告文件名称。deviceparameters表格是器件参数设定。他用来给定一些参数信息，让LVS在反复进行比对不同单元时用。这个表格中可以设定是否要考虑电阻，电感和电容的值为比对的项目之一。也可以设定mosfet的沟道长度和宽度，源极与漏极的面积和周长等参数是否列入比对项目。还可以设定B，D，J，Q和Z这些非MOS单元的面积是否列入比对项目。另外，传输线的阻抗，延迟，频率，波长都可以是对比参数的一份子。当这些参数中的某一项压要比对时，可以限定比对的误差值范围。举例

46、： 设定误差范围是5%，那么100欧姆的电阻与95欧姆的电阻会被认定是相同大小的电阻。这个误差范围的设定必须真正符合设计上的误差容许值。否则，误差范围太大容易失真，误差范围太小又增加困扰。在误差值的给定部分可分为elment value与geometric value 两种：elment value是针对电阻，电容，电感和传输线的阻抗等；geometric value是用于长度，宽度，面积与周长等参数。Performance这个表格如图所示。它用来设定LVS要用那一种方式来进行。Detailed trial matching to resolve automorph classes这个选项用来

47、指引LVS进行Detailed trial matching 来解决同构的问题。Continue processing when mismatch .这个选项引导LVS进行对比过程中碰到对比不过的情形下还要继续进行比对。返回9.7 用L-edit画简单器件的版图使用l-edit画PMOS版图的详细步骤1. 打开l-edit界面，另存为PMOS.tdb文件。2. 取代设定：选择file-replace setup命令，出现右图对话框。选择X:tannerledit90samplessprexample1lights.tdb文件，就可将lights.tdb文件的设定选择性应用在当前编辑的文件，包括

48、格点设定、图层设定等。使用l-edit画PMOS版图的详细步骤3. 设计环境设定：绘制布局图，必须要有确实的大小。因此在绘图前先要确认或设定坐标与实际长度的关系。选择setup-design命令（已讲过），设置一个1个lambda为一个micro。用格点设置选项卡中，设定一个格点距离等于1个坐标单位也等于1个micro。使用l-edit画PMOS版图的详细步骤4. 绘制N well图层：l-edit编辑环境是预设在p型基板上的，在p型基板上制作PMOS的第一步就是要做出N welll区，即需要设计光罩以限定N welll区域。绘制图层前首先要了解使用的那种设计规则，本例中使用的是MOSIS/O

49、RBIT 2.0U的设计规则。查看N welll绘制时需要遵守的设计规则，打开tools-drc setup对话框，如图所示，可知N well的最小宽度为10microns。注：DRC检查无误后再画下一个图层N well 层使用l-edit画PMOS版图的详细步骤5. 绘制active图层： active图层在流程上的意义是定义PMOS或NMOS的范围。Active以外的地方是厚氧化层区（或称为场氧化层），故需要设计光罩以限定active的区域。PMOS的active图层需要绘制到N well之内。同样画active图层想、首先要了解其设计规则。如图所示。使用l-edit画PMOS版图的详细步

50、骤画完active图层之后，作DRC检查，发现一个错误。查看错误类型为：Not existing：not selected active在DRC setup中查看可知，active图层必须要与p select 图层或N select图层重叠，不能单独存在，否则设计规则检查会有错误。注：DRC检查无误后再画下一个图层6. 绘制p select图层：在PMOS中需要布置的是P型杂质，p select图层在流程上的意义是定义要布置p型杂志的范围。注意：p select区域要包围住active图层，否则设计规则检查会有错误。同样绘制p select图层需要先了解其设计规则。如图所示。使用l-edit画

51、PMOS版图的详细步骤使用l-edit画PMOS版图的详细步骤另外需要注意的是，active与p select交集处被定义为pdiff层。Pdiff与n well也有一个环绕的规则，如图所示。注：DRC检查无误后再画下一个图层使用l-edit画PMOS版图的详细步骤7. 绘制poly图层查看设计规则得知，poly图层的最小宽度为2microns。画完之后作设计规则检查；设计规则规定多晶硅图层必须延伸出active区域最小两个microns。如图所示。注：DRC检查无误后再画下一个图层使用l-edit画PMOS版图的详细步骤8. 绘制active contact图层：Pmos的源区与漏区都要接上

52、电极,才能在其上加入偏压。各组件之间的信号传递，也需要靠金属线连接，在最底层的金属线是以metal1图层表示。在制作金属图层之前，组件会被沉积上一层绝缘层（氧化层），为了让金属能接触至扩散区（源区和漏区）必须在此绝缘层上刻蚀出一个接触孔。Metal1与扩散区之间的接触孔以active contact层表示。查看active contact层表所要遵守的设计规则。标准宽度使用l-edit画PMOS版图的详细步骤另外：active contact图层与active图层之间还有一个环绕规则要遵守。如图所示。注：DRC检查无误后再画下一个图层使用l-edit画PMOS版图的详细步骤9.绘制Metal1

53、层PMOS的源极和漏极都要接上电极才能在其上加入偏压，各组件之间的信号传递也需要靠金属线连接，在最底层的金属线以metal1图层来表示。查看metal1图层遵循的设计规则，画出metal1层，如图所示。10. 截面观察：打开tools-cross-section命令可以进行截面观察。上述所画PMOS的截面图如图所示。编辑NMOS组件：依照PMOS组件的编辑流程，建立出active图层、N select图层、poly图层、active contact 图层和metal1图层。如图所示。使用l-edit画NMOS版图NMOS截面观察，如图所示。 画INV的版图（1）打开上次所画的NMOS和PMOS

54、版图，将他们放在一个新文件下，另存为INV.tdb 文件。如图所示。使用l-edit画INV版图（2）画PMOS基板节点组件：选择cell-new命令，在name框中输入basecontactp，单击ok按钮。由于PMOS的基板也需要接通电源，故需要在N well 上面建立一个欧姆节点。建立欧姆节点的方法如下：在n well上制作n select和active图层，再利用active contact将金属线连接至此N型扩散区。如图所示。截面观察得到该基板的截面如图所示：（3） 新增NMOS基板接触点选择cell -new，在name处输入basecontactn，单击ok按钮。由于NMOS的基

55、板需要接地，故需要在p base 上面建立一个欧姆节点。其方法如下：在p base上制作p select 区和active区，再用active contact图层将metal1与active连接起来，如图所示。其截面图如图所示。( 4)引用basecontactp和basecontactn组件：选择cell-instance命令，打开select cell to instance对话框，在其中分别选择basecontactp和basecontactn组件，单击ok即可，如图所示。引入之后作DRC检查，确保无误。（5）连接栅极 poly由于反相器的输入端是将NMOS和PMOS的栅极连接在一起，这

56、里用poly层，将两个多晶硅栅连接在一起，如图所示。（6）连接漏极 。这里用metal1将NMOS和PMOS的漏极连接起来。DRC检查无误，如图所示。（7） 绘制电源线：由于反相器电路需要有vdd电源与gnd电源，电源绘制是以metal1图层表示的。方法：用metal1在PMOS上方和NMOS下方各绘制一个宽为39个格点，高为5个格点的电源图样，进行设计规则检查。如图所示。（8）标出Vdd与gnd节点：单击插入端口按钮，再到编辑窗口，用鼠标左键拖拽出一个与上方电源图样重叠的方格后，出现edit object对话框，在port name中输入vdd。同样的方法，在下方电源处设置gnd的端口。如图

57、所示。（9）连接电源与接触点：将PMOS左边的接触点与basecontactp的接触点用metal1层与vdd相连，将NMOS左边的接触点和basecontactn的接触点用metal1层与gnd相连，如图所示。（10）加入输入端口：由于本例是用mosis/orbit 2U scnamems设计规则，该规则规定输入输出信号由metal2传入，故一个反相器的输入端口需要绘制metal2层，via层，metal1层，poly contact层和poly 层，才能将信号从metal2传至poly层。如图所示。polyPolycontactmetal1viametal2（11）加入输入端口将输入端口拖

58、拽到栅极，并加入输入端口。选择metal2图层，单击端口按钮，在输入端用鼠标拖拽出一个与metal2图层重叠的端口，命名为A。如图所示。（12）加入输出端口：需要绘制metal2 层，via层。是用端口按钮，用鼠标拖拽一个与metal2层重叠的端口，命名为OUT。如图所示。（13）转化：将该布局图转化成*.spc文件。设置如图所示。在此写上NMOS和PMOS模拟时所用的模型的路径（14）t-spice模拟（后模拟）在t-spice打开刚才生成的.spc文件，加入相关的模拟命令，就可以进行后模拟了。加入的语句如图所示，波形如图所示。.include F:TannerTannerTSpice70m

59、odelsml2_125.mdM1 OUT A vdd vdd PMOS L=2.5u W=12.5u M2 OUT A gnd gnd NMOS L=2.5u W=10u .tran 1n 400n.print tran v(A) OUTvdd vdd gnd 5 va A gnd pulse(0 5 0 5n 5n 20n 100n )输入返回9.8 标准组件自动配置与绕线 标准组件库中的标准组件必须符合某些限制，包括高度、形状与连接端口的位置，只有这样才能使用标准组件库中的组件，完成主动配置与绕线。完整的组件布局包括两个部分，一个部分是核心逻辑电路，另一个部分是输入输出焊盘（PAD），其

60、中的输入输出焊盘部分也要包含在标准组件中。本节介绍l-edit的自动标准组件配置与绕线功能，以四位加法器为核心电路，加入输入输出焊盘，由s-edit完成电路图设计并产生*.tpr文件，进行标准组件的自动配置与绕线（SPR）。本例中使用的标准组件库为gsr_lib_3layer.tdb文件。四位加法器输入输出端口如下表：输入输出数据输入A3A2A1A0和输出S3S2 S1 S0数据输入B3B2B1B0近位输出Cout操作流程：进入s-edit建立新文件环境设定引用四位加法器模块引用PAD符号输出成tpr文件进入l-editspr设定四位加法器标准组件自动配置与绕线9.8.1 使用s-edit编辑全加器（1）打