逻辑设计VHDL

1、邏輯設計邏輯設計 VHDL通訊一甲通訊一甲B09322002黃琬茜黃琬茜設計七段顯示器設計七段顯示器解碼電路解碼電路七段顯示器共有七段顯示器共有a.b.c.d.e.f.g等等七段用來顯示數字七段用來顯示數字09!abcdefg 設計七段顯示器設計七段顯示器 解碼電路解碼電路WXYzabCdefGBinTo7SEG輸輸出出一個四位元的二進制一個四位元的二進制 製作一個七段顯示電路製作一個七段顯示電路!真值表真值表數字字型輸入部分W X y z 輸 出 部 分a b c d e f g 0 1 2 3 4 5 6 7 8 9 A B C D E F 0 1 2 3 4 5 6 7 8 9 A B

2、C D E F0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 0 0 1 0 1 0 1 1 00 1 1 11 0 0 01 0 0 11 0 1 0 1 0 1 1 1 1 0 01 1 0 1 1 1 1 01 1 1 1 0 0 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 1 0 0

3、 0 1 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 0 1 1 1 0 0 0 開啟開啟Lattice開啟新檔開啟新檔!建立檔名建立檔名!選擇格式選擇格式!儲存儲存!選擇合成器選擇合成器選擇選擇SymplifySymplify合成器合成器!編輯編輯Device點選點選!完成完成!編輯編輯Device編輯編輯Device編輯編輯NEW SOURCE編輯編輯NEW SOURCE出現出現New Source!New Source!選擇選擇VHDL Module!VHDL Module!OK!OK!編輯編輯NEW SOURCE出現出現NEW Source!NEW Source!選擇選

4、擇VHDL Module!VHDL Module!OK!OK!輸入輸入NEW SOURCE輸入檔名輸入檔名!輸入實體名稱輸入實體名稱!輸入結構名稱輸入結構名稱!輸入輸入檔名檔名和和實體名稱實體名稱 要相同要相同!OKOK啦啦!編輯編輯VHDL程式程式-宣告使用的零件庫名稱ieee-宣告使用到零件包名稱ieee.std_logic_1164.all-電路實體名稱為BinTo7SEG-接腳有(接腳I是輸入型接腳O是輸出型接腳-結束電路實體敘述-電路實體Decoder結構叫做behave,內容是-採取ifthen指令時,必須使佣process方式,(I,是輸入訊號結束如果的敘述結束如果的敘述結束電路之結構敘述編輯編輯VHDL程式程式寫完”儲存”!COMPILE程式程式點選!開始Compile程式了!COMPILE程式程式成功成功!開始設定接腳開始設定接腳點選兩下!設定接腳設定接腳點選!把把藍色藍色輸入腳輸入腳拉到左邊拉到左邊IOIO接腳接腳!把把黃色黃色輸出