数字电子技术原版视频教程讲义彭老师ch2c

1、2.3 硬件描述语言Verilog HDL基础硬件描述语言HDL(Hardware Description Languag )类似于高级程序设计语言.它是一种以文本形式来描 述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表，复杂数字逻辑系统所的逻辑功能。用HDL编写设计说明文档易于并能被计算机识别和处理.和修改，HDL是次自动化设计的起点和基础.2.3 硬件描述语言Verilog HDL基础概述2.3.1Verilog语言的基本语则变量的数据类型2.3.22.3.3 Verilog程序的基本结构逻辑功能的与测试2.3.4概述1.HDL的产生于美国国防部提出的超高速集成电路研究计

2、划，#目的是为了把电子电路的设计意义以文字或文件的方式保存下来，以便其他人能轻易地了解电路的设计意义。#随着集成电路的亚微米和深亚微米制造、设计技术的飞速发展，集成电路已进入SOC（Systemonachip）。SOC通常是由硬件电路和运行其上的系统软。硬件电路一般使用HDL进行描述.件数字ASIC设计的大致流程与软件交加工厂完成 FPGA开发流程与软件（1）设计定义 逻辑器：Msim、Active HDL、Verilog-XL等 逻辑综合器： LeonardoSpectrum、Synplify、FPGA Express/FPGA CompilerII等 FPGA厂家工具：Altera的Max

3、+PlusII、QuartusII，Xilinx的Foundation、ISE4.1等（9）在系统测试（8）静态时序分析（7）后逻辑器FPGA厂家工具（6）布局布线逻辑器（5）前（4）逻辑综合逻辑综合器逻辑器（3）功能（2）HDL Code2.HDL的特点n HDL以行为描述见长,能抽象描述电子实体的行为,能够进行系统n HDL能进行结构描述,具体描述电子实体的结构,便于存档 共享.n HDL能从抽象到具体的多层面上对电子实体进行混合描述,降低了硬件设计的难度n 用HDL描述实体的程序既能被,又能被综合.通过仿真可验证设计的正确性;通过综合抽象的设计描述将自动地自上而下转换为实在的逻辑图 电路

4、图 直至版图.3.几种硬件描述语言ABEL (Advanced Bolean Equation Language)VHDL (V-Very High Speed Integrated Circuit)Verilog HDL （简称Verilog）VHDL 和Verilog的功能较强属于行为描述语言。两种HDL均为IEEE标准。特别是Verilog由于其句法根源出自C语言,它相对VHDL好用 好学4.常用VHDL与Verilog两种语言的比较能力（capability）VHDL结构建模 抽象能力强系统级算法级RTL级逻辑级Verilog结构建模具体物理建模能力强算法级RTL级逻辑级版图级4.常用

5、VHDL与Verilog两种语言的比较数据类型（data type）VHDL是一种数据类型性极强的语言。支持用户定义的数 据类型。严格规定只有类型、字位相同的数据才能 进行转递和作用。能利用数据类型检查编程的错误。可以使用抽象（比如枚举）类型Verilog建模。数据类型简单。只能由语言本身定义，不能由用户定义。适于硬件结构的建模，不适于抽象的硬件行为建模。4.常用VHDL与Verilog两种语言的比较易学性（easiest to learn）VHDL是一种数据类型很强的语言，欠直观。加之同一种电路有多种建模方法，通常需要一定的时间和经验，才能高效的完成设计。Verilog由于Verilog为直

6、接语言，数据类型较简单，语法很直观，故Verilog更易理解和好学。Verilog更像C，约有50的结构来自C，其余部分来自ADA。4.常用VHDL与Verilog两种语言的比较效 率VHDL由于数据类型严格，模型必须精确匹配数据类型，这造成了比同等地verilog效率要低。Verilog不同位宽的信号可以彼此赋值，较小位数的信号可以从大位数信号中自动截取的位号。在综合过可以删掉不用的位，这些特点使之简洁，效率较高。5.计算机对HDL的处理逻是指用计算机软件对数字逻辑电路的结构和行为器对HDL描述进行解释，以文本形式或时序波形进行.图形式给出电路的输出。如发现设计中存在错误，就再要对HDL描述

7、进行及时的修改。逻辑综合是指从HDL描述的数字逻辑电路模型中导出电路基本元件列表以及元件之间的连接关系（常称为表）的过程。产生元件及其连接关系的数据库，根据这个数据库可以制作出集成电路或印刷电路板PCB。2.3.1Verilog语言的基本语则为对数字电路进行描述（常称为建模），Verilog语言规定了一套完整的语法结构。1间隔符:Verilog的间隔符主要起分隔文本的作用，可以使文本错落有致，便于阅读与修改。间隔符包括空格符（b）、TAB 键（t）、换行符（n）及换页符。2注释符:注释只是为了程序的可读性，在编译时不起作用多行注释符(用于写多行注释):- */；/*单行注释符:以/开始到行尾结

8、束为注释文字。标识符:给对象（如模块名、电路的输入与输出端口、变量等）取名所用的字符串。以英文字母或下划线开始如，clk、counter8、_net、bus_A 。:是Verilog语言本身规定的特殊字符串，用来定 义语言的结构。例如，module、endmodule、input、output、wire、reg、and等都是。都是小写，不能作为标识符使用 。4逻辑值集合为了表示数字逻辑电路的逻辑状态，Verilog语言规定了4种基本的逻辑值。0逻辑0、逻辑假1逻辑1、逻辑真x或X不确定的值（未知状态）z或Z高阻态格式为：</><位宽><基数符号><数值

9、> 例如：3b101、5o37、8he3，8b1001_0011十进制记数法如：0.1、2.0、5.67实数型如: 23_5.1e2、5E4科学记数法23510.0、0.0005Verilog用参数定义语句定义一个标识符来代表一个，称为符号。定义的格式为：parameter 参数名12，表1，参数名2表如parameter BIT=1, BYTE=8, PI=3.14;6字符串字符串是双撇号内的字符序列5及其表示十进制数的形式的表示方法:表示有符号整数型例如：30、2带基数的形式的表示方法: 表示变量的数据类型2.3.2网络型寄存器型变量的数据类型网络类:是指输出始终根据输入的变化而更新

10、其值的变量,它一般指的是硬件电路中的各种物理连接.例:网络型变量L的值由与门的驱动信号a和b所决定，即La&b。a、b的值发生变化，线网L的值会立即跟着变化。wire定义常用的网络类型由wire型变量的定义格式如下：wire 变量名1，变量名2，变量名n；n-例:wire L;/将上述电路的输出信号L为网络型变量wire 7:0 data bus;一个8-bit宽的网络型总线变量/2、寄存器型寄存器型变量对应的是具有状态保持作用的电等路元件,如触寄存器。寄存器型变量只能在initial或always内部被赋值。4种寄存器类型的变量抽象描述,不对应具体硬件例：reg clock；/定义一

11、个1位寄存器变量reg3:0counter;/定义一个4位寄存器变量寄存器类型功能说明reg常用的寄存器型变量integer32位带符号的整数型变量real64位带符号的实数型变量，time64位无符号的时间变量语言的结构1、 VerilogHDL模块。每个模块的内容在关键词module和endmodule两个语句之间。每个模块实现特定的功能。2、每个模块先要进行端口的定义，并说明输入（input)和输出（output),然后对模块功能进行描述。3、除了endmodule语句外，每个语句后必须有分号。4、可以用/* - */和/.对VerilogHDL程序的做注释。2.3.3 Verilog程

12、序的基本结构Verilog使用大约100个预定义的定义该模块定义的一般语法结构如下：module 模块名（端口名1, 端口名2, 端口名3,）端口类型说明(input, outout, inout)；说明部分参数定义(可选)；数据类型定义(wire, reg等)；实例化低层模块和基本连续赋值语句（assign）；元件；逻辑功能描述部分，其顺序是任意的过程块结构（initial和always）行为描述语句；endmodule例 用结构描述方式建立门电路Verloger模型结构描述描述)(模块名号明说明module mux2to1(a, b, sel, out);input a, b, sel; /定义输入信号端口output out; /定义输出信号wire selnot; /定义点信号数据类型/下面对电路的逻辑功能进行描述not U1(selnot, sel);句尾分类型说数据类型an