数字电子技术基础3

1、3.1 3.1 组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法3.2 3.2 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险3.3 3.3 若干常用的组合逻辑电路若干常用的组合逻辑电路组合电路：组合电路：输出仅由输入决定，与电路先前状输出仅由输入决定，与电路先前状态无关；电路结构中态无关；电路结构中无反馈环路无反馈环路（无记忆）（无记忆） 组组合合逻逻辑辑电电路路 I0 I1 In-1 Y0 Y1 Ym-1 输输 入入 输输 出出 )I,I,I(fY )I,I,I(fY)I,I,I(fY1n101m1m1n10111n10003.1 3.1 组合逻辑电路的分析与设计方法组合逻辑电路

2、的分析与设计方法3.2 3.2 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险3.3 3.3 若干常用的组合逻辑电路若干常用的组合逻辑电路逻辑图逻辑图逻辑表达式逻辑表达式 2 最简与或表最简与或表达式达式ABCY&ABY1 BCY2 CAY3 AC BC ABYYYY321 1 2 CABCABY 1Y2Y3YY最简与或表最简与或表达式达式 3 真值表真值表 4 电路的逻辑电路的逻辑功能功能( (电路的电路的改进）改进）CABCABY 3 当输入当输入A A、B B、C C中有中有2 2个或个或3 3个为个为1 1时，输时，输出出Y Y为为1 1，否则，否则输出输出Y Y为为0 0。

3、所。所以这个电路实以这个电路实际上是一种际上是一种3 3人表决用的组人表决用的组合电路合电路：只要：只要有有2 2票或票或3 3票同票同意，表决就通意，表决就通过。过。 4 1.由给定的逻辑图写出逻辑关系表达式。由给定的逻辑图写出逻辑关系表达式。2.用逻辑代数或卡诺图对逻辑表达式进用逻辑代数或卡诺图对逻辑表达式进行化简。行化简。3.列出真值表。列出真值表。电路电路 结构结构输入输出之间输入输出之间的逻辑关系的逻辑关系4.得出结论（逻辑功能的说明）得出结论（逻辑功能的说明） Y3 1 1 1 1 A B C Y Y1 Y2 1 逻辑图逻辑图BBACBABYYYYBYYYBAYCBAY213213

4、21 逻辑表达式逻辑表达式BABBABBACBAY 最简与或最简与或表达式表达式真值表真值表电路的逻辑功能电路的逻辑功能电路的输出电路的输出Y Y只与输入只与输入A A、B B有有关，而与输入关，而与输入C C无关。无关。Y Y和和A A、B B的的逻辑关系为：逻辑关系为：A A、B B中只要一个为中只要一个为0 0，Y=1Y=1；A A、B B全为全为1 1时，时，Y=0Y=0。所以。所以Y Y和和A A、B B的逻辑关系为与非运算的的逻辑关系为与非运算的关系。关系。用与非门实现用与非门实现ABBAY A B C Y & &1111DCBAY2Y1Y01.1.写出逻辑函数表达

5、式：写出逻辑函数表达式：DBADCDBADCY2ACDBCDCBDACDBCDCBDY1BDCDBDCDY02.2.作逻辑真值表：作逻辑真值表： 可以看出，当可以看出，当DCBADCBA表示的二进制数表示的二进制数小于或等于小于或等于5 5时时Y Yo o为为1 1，这个二进制数，这个二进制数大于大于5 5且小于且小于1111时时Y Y1 1为为1 1，当这个二进，当这个二进制数大于或等于制数大于或等于1111时时Y Y2 2为为1 1。 因此，这个逻辑电路可以用来判因此，这个逻辑电路可以用来判别输入的别输入的4 4位二进制数数值的范围。位二进制数数值的范围。DBADCDBADCY2ACDBC

6、DCBDACDBCDCBDY1BDCDBDCDY0 表达式表达式 01012123233BBGBB GBBGBG自然二进制码自然二进制码格雷码格雷码B3B2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1

7、 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0自然二进制码至格雷码自然二进制码至格雷码的转换电路。的转换电路。根据要求设计出实际逻辑电路根据要求设计出实际逻辑电路电路功电路功能描述能描述例：例：用与非门设计一个举重裁判表决电路。设举重用与非门设计一个举重裁判表决电路。设举重比赛有比赛有3 3个裁判，一个主裁判和两个副裁判。杠铃完个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判为成功，并来确定。只有当两个或两个以上裁判判为成功，并且其中有一

8、个为主裁判时，表明成功的灯才亮。且其中有一个为主裁判时，表明成功的灯才亮。穷举法穷举法 1 1 设主裁判为变量设主裁判为变量A A，副裁判分别为，副裁判分别为B B和和C C；表示成；表示成功与否的灯为功与否的灯为Y Y，根据逻辑要求列出真值表。，根据逻辑要求列出真值表。 A B C Y A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 0 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1 真值表真值表 2 逻辑表达式逻辑表达式 2 ABCCABCBAmmmY765 3 卡诺图卡诺图 3 BC A 00 01 11 10 0 1 111 4 化简化简最简

9、与或最简与或表达式表达式化简化简 4 Y= AB +AC 5 逻辑变换逻辑变换 5 ACABY 6 逻辑电路图逻辑电路图 6 ABACY&例：试将例：试将8421BCD8421BCD码转换成余码转换成余3BCD3BCD码码 8421码码 余余3码码 B3 B2 B1 B0 E3 E2 E 1 E00 0 0 0 0 0 0 1 11 0 0 0 1 0 1 0 02 0 0 1 0 0 1 0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 17 0 1 1 1 1 0 1 08 1 0 0 0 1

10、 0 1 19 1 0 0 1 1 1 0 010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 （2 2）卡诺图）卡诺图（1 1）真值表）真值表 000101101212022120233BEBBBBEBBBBBBBEBBBBBE 000101101212022120233BEBBBBEBBBBBBBEBBBBBE 交叉路口的交通管制灯有三个，交叉路口的交通管制灯有三个， 分分红、红、 黄、绿三色。正常工作时，黄、绿三色。正常工作时， 应该只有一应该只有一盏灯亮，盏灯亮， 其它情况均属电路故障。其它情况均属电路故

11、障。 试设计故试设计故障报警电路。障报警电路。 设定灯亮用设定灯亮用1 1表示，表示， 灯灭用灯灭用0 0表示；表示； 报警状态用报警状态用1 1表示，表示， 正常工作用正常工作用0 0表示。表示。 红、红、 黄、黄、 绿三灯分别用绿三灯分别用R R、 Y Y、 G G表示，表示， 电路输电路输出用出用Z Z表示。表示。 列出真值表。列出真值表。 RYGZ0001001001000111100010111101111110100111RYG0100111001卡诺图卡诺图 Z RYG +RY+YG +RG 若限定电路用若限定电路用与非门与非门作成，作成， 则逻辑函数式可改写成则逻辑函数式可改写

12、成 据此表达式作出的电路如图示。据此表达式作出的电路如图示。 RGYGRYGYRZRGYGRYGYRZ&RYRGYGR Y G逻辑图逻辑图 3.1 3.1 组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法3.2 3.2 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险3.3 3.3 若干常用的组合逻辑电路若干常用的组合逻辑电路 在组合电路中，当输入信号的状态改变时，输出端可能会在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象出现不正常的干扰信号，使电路产生错误的输出，这种现象称为称为竞争冒险竞争冒险。 产生竞争冒险的产生竞争

13、冒险的原因原因：主要是门电路的延迟时间产生的。：主要是门电路的延迟时间产生的。 A A 1 & Y1 A A Y1 (a) (a) 1 1 Y2 A A Y2 (b) (b) 0AAY1 1AAY2 干扰信号干扰信号BCBAY Y1 ABC000111100000110111ABC12314&有圈相切，则有竞争冒险有圈相切，则有竞争冒险增加冗余项，增加冗余项，消除竞争冒险消除竞争冒险ACBCBAY Y1ABC125341&与或表达式与或表达式中中, , 当当A=1A=1， C=1C=1时时, , , 此时若直接连成逻辑电路，可能此时若直接连成逻辑电路，可能存在存在“0”

14、0”型冒险。型冒险。v 可以在该式中增加可以在该式中增加冗余项冗余项， 变换为变换为，则当，则当A=C=1A=C=1时，时，Y=1Y=1，克，克服了服了“”型冒险。型冒险。 YABBCACBCBAY YBB方法方法1. 1. 利用冗余项利用冗余项如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。由此得函数表达式为消除冒险。由此得函数表达式为方法方法. . 吸收法吸收法 在输出端加小电容在输出端加小电容C C可以消除毛刺如图所示。但是输出波形可以消除毛刺如图所示。但是输出波形的前后沿将变坏的前后沿将变坏, , 在对波形要求较

15、严格时，应再加整形电路。在对波形要求较严格时，应再加整形电路。方法方法. .取样法取样法电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。有效，可以避免毛刺影响输出波形。加取样脉冲原则：加取样脉冲原则：“或或”门及门及“或非或非”门门加负取样脉冲加负取样脉冲“与与”门及门及“与非与非”门加门加正取样脉冲正取样脉冲利用冗余项利用冗余项：只能消除逻辑冒险，而不能消除功能冒险（：只能消除逻辑冒险，而不能消除功能冒险（当当多个输入信号同时变化的瞬间，由于变化快慢不同而引起的多个输入信号同时变化的瞬间，由于变化快慢

16、不同而引起的冒险冒险 ），适用范围有限。，适用范围有限。取样法取样法：加取样脉冲对逻辑冒险及功能冒险都有效。目前大：加取样脉冲对逻辑冒险及功能冒险都有效。目前大多数中规模集成模块都设有使能端，可以将取样信号作用于多数中规模集成模块都设有使能端，可以将取样信号作用于该端，待电路稳定后才使输出有效。该端，待电路稳定后才使输出有效。吸收法吸收法：加滤波电容使输出信号变坏，引起波形的上升、下：加滤波电容使输出信号变坏，引起波形的上升、下降时间变长，不宜在中间级使用。实验调试阶段采用的应急降时间变长，不宜在中间级使用。实验调试阶段采用的应急措施。措施。如果负载电路对尖峰脉冲不敏感（如光电显示器件），就如

17、果负载电路对尖峰脉冲不敏感（如光电显示器件），就可以不考虑竞争冒险这个问题。可以不考虑竞争冒险这个问题。组合电路的特点：在任何时刻的输出只取决于当时的输组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。础是逻辑代数和门电路。组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等卡诺图和波形图等5 5种方法来描述，它们在本质上是相通的，种方法来描述，它们在本质上是相通的，可以互相转换。可以互相转换。组合电路的分析

18、步骤组合电路的分析步骤：逻辑图：逻辑图写出逻辑表达式写出逻辑表达式逻辑逻辑表达式化简表达式化简列出真值表列出真值表逻辑功能描述。逻辑功能描述。组合电路的设计步骤组合电路的设计步骤：列出真值表：列出真值表写出逻辑表达式或写出逻辑表达式或画出卡诺图画出卡诺图逻辑表达式化简和变换逻辑表达式化简和变换画出逻辑图。画出逻辑图。3.1 3.1 组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法3.2 3.2 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险3.3 3.3 若干常用的组合逻辑电路若干常用的组合逻辑电路实现编码操作的电路称为编码器。实现编码操作的电路称为编码器。（1 1）3 3位二进制编

19、码器位二进制编码器真真值值表表输入输入8 8个互斥的信号个互斥的信号输出输出3 3位二进制代码位二进制代码逻逻辑辑表表达达式式753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIY I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或门构成(b) 由与非门构成111&逻辑图逻辑图 在优先编码器中优先级别高的信号排斥级别低的，即在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。具有单方面排斥的特性。 设设I7 7的优先级别最高，的优先级别最高，I6次

20、之，依此类推，次之，依此类推，I0 0最低。最低。逻辑表达式逻辑表达式 12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148 VCC YS YEX I3 I2 I1 I0 Y0 I4 I5 I6 I7 S Y2 Y1 GND 16 15 14 13 12 11 10 9 74LS148 1 2 3 4 5 6 7

21、 8 Y2 Y1 Y0 YS YEX S I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 14 74LS148 5 4 3 2 1 13 12 11 10 (a) 引脚排列图 (b) 逻辑功能示意图 S S为为使能输入端使能输入端，低电平有效。，低电平有效。Y YS S为为使能输出端使能输出端，通常接至低，通常接至低位芯片的端。位芯片的端。Y YS S和和S S配合可以实现多级编码器之间的优先级别配合可以实现多级编码器之间的优先级别的控制。的控制。Y YEXEX为为扩展输出端扩展输出端，是控制标志。，是控制标志。 Y YEXEX 0 0表示是表示是编码编码输出输出； Y YE

22、XEX 1 1表示不是编码输出。表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输入：逻辑输入：逻辑0(0(低电平）有效低电平）有效输出：逻辑输出：逻辑0(0(低电平）有效低电平）有效（3 3）第一片工作时）第一片工作时, ,编码器输出：编码器输出0111 第二片工作时第二片工作时, ,编码器输出编码器输出: : 1000-11111000-1111（1 1）编码器输入）编码器输入1616线线, ,用两片用两片8-38-3线编码器，高位为第一片，线编码器，高位为第一片， 低位为第二片低位为第二片（2

23、2）实现优先编码：高位选通输出与低位控制端连接）实现优先编码：高位选通输出与低位控制端连接例：用例：用8-38-3线优先编码器线优先编码器CT74LS148CT74LS148扩展成扩展成1616线线-4-4线编码器线编码器集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEX YS 低位片 S I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEX YS 高位片 S I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I

24、11 I12 I13 I14 I15 & & & & 1616线线-4-4线优先编码器线优先编码器（1 1）8421 BCD8421 BCD码编码器码编码器真真值值表表输入输入1010个互斥的数码个互斥的数码输出输出4 4位二进制代码位二进制代码 用二进制代码表示特定对象的过程称为用二进制代码表示特定对象的过程称为编码编码；实现；实现编码操作的电路称为编码操作的电路称为编码器编码器。 编码器分二进制编码器和十进制编码器，各种编码器分二进制编码器和十进制编码器，各种编编码码器的工作原理类似，设计方法也相同。集成二进制编器的工作原理类似，设计方法也相同。集成二进制编

25、码器和集成十进制编码器均采用码器和集成十进制编码器均采用优先编码优先编码方案。方案。 把代码状态的特定含义翻译出来的过程称为把代码状态的特定含义翻译出来的过程称为译码译码，实现译，实现译码操作的电路称为码操作的电路称为译码器译码器。1 1、 二进制译码器二进制译码器 设二进制译码器的输入端为设二进制译码器的输入端为n n个，则输出端为个，则输出端为2 2n n个，个，且对应于输入代码的每一种状态，且对应于输入代码的每一种状态，2 2n n个输出中只有一个个输出中只有一个为为1 1（或为（或为0 0），其余全为），其余全为0 0（或为（或为1 1）。）。输入输入：3 3位二进制代码位二进制代码

26、输出输出：8 8个互斥的信号个互斥的信号 用二极管与门阵列构成的译码器比较简单，但是其电路的输入用二极管与门阵列构成的译码器比较简单，但是其电路的输入电阻较低而输出电阻较高，且输出的高、低电平信号发生偏移。电阻较低而输出电阻较高，且输出的高、低电平信号发生偏移。 通常只在一些大规模集成电路内部采用这种结构，而在一些中通常只在一些大规模集成电路内部采用这种结构，而在一些中规模集成电路译码器中多采用三极管集成门电路结构。规模集成电路译码器中多采用三极管集成门电路结构。00120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126m

27、AAAY70127mAAAY 16 15 14 13 12 11 10 9 74LS138 1 2 3 4 5 6 7 8 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 G2A G2B G1 Y7 GND 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 G2A G2B G1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA (a) 引脚排列图 (b) 逻辑功能示意图 A2、A1、A0为二进制译码输入端， Y7Y0 为译码输出端（低电平有效），G1、 G2A、G2B为选通控制端。当G11、 G2A+G

28、2B=0 时，译码器处于工作状态；当G10、 G2A+G2B=1 时，译码器处于禁止状态。B2A22GGG 输入：自然二进制码输入：自然二进制码输出：低电平有效输出：低电平有效00120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126mAAAY70127mAAAYS1,S2,S3为片选段，为片选段，S1=1,S2=S3=0时，时，Gs输出高电平，译输出高电平，译码器处于工作状态。码器处于工作状态。例：用例：用3838译码器译码器构成构成416416译码器译码器X X0 0-X-X3 3：译码输入：译码输入E E：译码控制：

29、译码控制X3-X0X3-X00111，第一片工作第一片工作X3-X0X3-X0：1000-11111000-1111第二片工作第二片工作000-111000-111 译码输入译码输入0 0 0 0 1 10 0 0 0 0 0000-111000-111 译码输入译码输入1 1 0 0 1 10 0 0 0 1 18421 BCD8421 BCD码译码器码译码器把二把二- -十进制代码翻译成十进制代码翻译成1010个十进制数字信号的电路，个十进制数字信号的电路，称为称为二二- -十进制译码器十进制译码器。二二- -十进制译码器的输入是十进制数的十进制译码器的输入是

30、十进制数的4 4位二进制编码位二进制编码（BCDBCD码），分别用码），分别用A A3 3、A A2 2、A A1 1、A A0 0表示；输出的是与表示；输出的是与1010个个十进制数字相对应的十进制数字相对应的1010个信号，用个信号，用Y Y9 9Y Y0 0表示。由于二表示。由于二- -十十进制译码器有进制译码器有4 4根输入线，根输入线，1010根输出线，所以又称为根输出线，所以又称为4 4线线-10-10线译码器。线译码器。注：对注：对BCDBCD码以外的伪码拒绝翻译码以外的伪码拒绝翻译拒伪功能拒伪功能01239012380123701236012350123401233012320

31、123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&用来驱动各种显示器件，从而将用二进制代码表示的数字、用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器显示译码器。（1 1）数码显示器）数码显示器 a b c d e f g h a b c d a f b e f g h g e c d (a

32、) 外形图外形图 (b) 共阴极共阴极 (c) 共阳极共阳极 +VCC a b c d e f g h 共阴极共阴极b=c=f=g=1b=c=f=g=1，a=d=e=0a=d=e=0时时c=d=e=f=g=1c=d=e=f=g=1，a=b=0a=b=0时时（2 2）显示译码器）显示译码器 （真值表仅适用于共阴极（真值表仅适用于共阴极LEDLED）a a的卡诺图的卡诺图 A3A2 A1A0 00 01 11 10 00 1 0 1 01 0 1 1 11 1 1 10 1 0 a=Aa=A3 3 + A+ A2 2A A0 0+ A+ A2 2A A1 1+ A+ A2 2A A0 0b b的卡

33、诺图的卡诺图 A3A2 A1A0 00 01 11 10 00 1 1 1 01 1 0 1 11 1 1 10 1 0 01012AAAAAb c c的卡诺图的卡诺图 A3A2 A1A0 00 01 11 10 00 1 1 1 01 1 1 1 11 1 1 10 0 1 012AAAc d d的卡诺图的卡诺图 A3A2 A1A0 00 01 11 10 00 1 0 1 01 0 1 0 11 1 0 10 1 1 012120102AAAAAAAAAd e e的卡诺图的卡诺图 A3A2 A1A0 00 01 11 10 00 1 0 1 01 0 0 0 11 0 0 10 1 1 0

34、102AAAAe f f的卡诺图的卡诺图 A3A2 A1A0 00 01 11 10 00 1 1 1 01 0 1 1 11 0 0 10 0 1 3102120f = A +A A +A A +A Ag g的卡诺图的卡诺图 A3A2 A1A0 00 01 11 10 00 0 1 1 01 0 1 1 11 1 0 10 1 1 3102121g = A +A A +A A +A A320102021010210201021210201031021203102121a = A +A A +A A +A Ab = A +A A +A Ac = A +A +Ad = A A +A A +A A

35、 +A A Ae = A A +A Af = A +A A +A A +A Ag = A +A A +A A +A Aa b c d e f g A3 A2 A1 A01111&思考：思考：7448有何不同？（有何不同？（P182）写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非- -与非形式。与非形式。 76531iiii74211iiiimmmm)7 , 6 , 5 , 3(m)C,B,A(Cmmmm)7 , 4 , 2 , 1(m)C,B,A(S画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。用与非门组成

36、的线线译码器用与非门组成的线线译码器74LS13874LS13800120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126mAAAY70127mAAAY画出用二进制译码器和与非门实现这些函数的接线图。（画出用二进制译码器和与非门实现这些函数的接线图。（一位一位全加器全加器）&AiBiCi-1 1SiCiA0 Y0A1 Y1A2 Y2 Y3 Y4STA Y5STB Y6STC Y774LS138 76531iiii74211iiiimmmm)7 , 6 , 5 , 3(m)C,B,A(Cmmmm)7 , 4 , 2

37、, 1(m)C,B,A(S例：试利用例：试利用3 3线线8 8线译码器产生一组多输出逻辑函数线译码器产生一组多输出逻辑函数CBABCACAZ1CBABCZ2BCAAZ3ABCCBCBAZ4解：当解：当S=1S=1时，时，3 3线线88线译线译码器各输出端的函数式为：码器各输出端的函数式为：将将Z Z1 1ZZ4 4化为最小项之和的形式：化为最小项之和的形式：Z1= ABC + ABC + ABC + ABC = m3 + m4+ m5+ m6Z2= ABC + ABC + A BC = m1 + m3+ m7Z3= ABC + ABC + ABC + ABC = m3 + m4+ m5+ m6

38、+m7Z4= ABC + A BC + ABC + ABC = m0 + m2+ m4+ m7经转换得：经转换得：Z1= m3 m4 m5 m6Z2= m1 m3 m7 Z3= m3 m4 m5 m6m7Z4= m0 m2 m4 m7Y0Y1Y2Y3Y4Y5Y6Y774L S 138A2A1A0S1S2S3CBA10&Z4Z2Z3Z1 把代码状态的特定含义翻译出来的过程称为把代码状态的特定含义翻译出来的过程称为译码译码，实现译码操作的电路称为实现译码操作的电路称为译码器译码器。 译码器分二进制译码器、十进制译码器及字符显示译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的

39、工作原理类似，设计方法也相同。译码器，各种译码器的工作原理类似，设计方法也相同。 二进制译码器能产生输入变量的二进制译码器能产生输入变量的全部最小项全部最小项，而任，而任一组合逻辑函数总能表示成最小项之和的形式，所以，一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。由二进制译码器加上或门即可实现任何组合逻辑函数。1 1、 4 4选选1 1数据选择器数据选择器输 入 D A1 A0输 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D3输输入入数数据据地地址址变变量量由地址码决定从由地址码决定从路输入中选择路输入中选择哪路

40、输出。哪路输出。30iii013012011010mDAADAADAADAADY逻辑图逻辑图1111D0 D1 D2 D3A1A0&1Y30iii013012011010mDAADAADAADAADY集成双集成双4 4选选1 1数据选择器数据选择器74LS15374LS153 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND选通控制端选通控制端S S为低电平有效，即为低电平有效，即S=0S=0时芯片被选时芯片被选中，处于工作状态；中，

41、处于工作状态；S=1S=1时芯片被禁止，时芯片被禁止，Y0Y0。集成集成8 8选选1 1数据选数据选择器择器74LS15174LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S G NDS 1时 ， 选 择 器 被 禁 止 ， 无 论 地 址 码 是 什 么 ， Y总 是 等 于0S0 时70iii012701210120mDAAADAAADAAADY70iii012701210120mDAAADAAADAAADY7 74 4L LS S1 15 51 1的的真

42、真值值表表（1 1）基本原理）基本原理数据选择器的主要特点：数据选择器的主要特点：（1 1）具有标准与或表达式的形式。即：）具有标准与或表达式的形式。即： 120iiinmDY（2 2）提供了地址变量的全部最小项。）提供了地址变量的全部最小项。（3 3）一般情况下，）一般情况下，D Di i可以当作一个变量处理。可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入标准形式构成。所以，利用数据选择器的输入D Di i来来选择地址变量组成的最小项选择地址变量组成的最小项m mi i，可以实现任何所需，可以实现

43、任何所需的组合逻辑函数。的组合逻辑函数。逻辑函数逻辑函数ABCBACBAL 1 n n个地址变量的个地址变量的数据选择器，数据选择器，不需要增加门不需要增加门电路，最多可电路，最多可实现实现n n1 1个变个变量的函数。量的函数。 1 3 3个变量，选用个变量，选用4 4选选1 1数据选择数据选择器。器。确定数据选择器确定数据选择器选用选用74LS15374LS153 2 2 74LS15374LS153有两个有两个地址变量。地址变量。确定地址变量确定地址变量A A1 1=A=A、A A0 0=B=B求求D Di i 3 （1 1）公式法）公式法 3 函数的标准与或表达式：函数的标准与或表达式

44、：1m0mCmCmABCBACBAL3210 4 4选选1 1数据选择器输出信号的表达式：数据选择器输出信号的表达式：33221100DmDmDmDmY 比较比较L L和和Y Y：1D0DCDCD3210 、 4 画连线图画连线图 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21（2 2）真值表法）真值表法求求D Di i的方法的方法C=0C=0时时L=1L=1，故故D D1 1=C=CL=0L=0，故，故D D2 2=0=0L=1L=1，故，故D D3 3=1=1C=1C=1时时L=1L=1，故故D D0 0=C=C（3 3）图形法）图形法求求D

45、 Di i的方法的方法D0D1D3D21D0DCDCD3210 、例：例： 用数据选择器实现函数：用数据选择器实现函数： )13,12,11,10, 9 , 5 , 4 , 3 , 0(m)D,C,B,A(L选用选用8 8选选1 1数据选择器数据选择器74LS15174LS151设设A A2 2=A=A、A A1 1=B=B、A A0 0=C=C求求D Di i AB CD 00 01 11 10 00 1 1 1 0 01 0 1 1 1 11 1 0 0 1 10 0 0 0 1 D0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1画连线图画连线图D D 1 0 D 1 1 0

46、 A B C 0LY74LS151D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 EN思考：试用思考：试用公式法公式法完成之完成之Y = RAG+ RAG+ RAG+ RAG+ RAG (1) (1)式式 (2) (2)式式 (3) (3)式式将（将（2）式与（）式与（3）式对比：）式对比：令令 A1=R，A0=A，D0=D1=G D2=G，D3=1 解解: :当当S=1S=1时时,4,4选选1 1数选器的逻辑函数式为数选器的逻辑函数式为: : Y= D0(A1A0)+D1(A1A0)+D2(A1A0)+D3(A1A0)分析分析:将地址输入将地址输入A0 , A1和数据输入视

47、为三变量和数据输入视为三变量R , A ,G. 则则需令需令 D0 D3为第三个变量的适当状态为第三个变量的适当状态(原变量，反变量，原变量，反变量，0，1)，将（，将（1）式变换成与（）式变换成与（2）式对应的形式：）式对应的形式： Y= G ( R A ) + G ( R A ) + G ( R A ) + 1 ( R A ) A0 A1 D0 D1 D2 D3 S Y R A G G Y 1 Z = ABC + AC + ABC解：解：8选选1数选器的地址输入位数数选器的地址输入位数n=3，分别对应，分别对应A2=A，A1=B，A0=C，与，与8选选1数选器的逻辑函数式对比：数选器的逻辑

48、函数式对比：Y=D0(A2A1A0)+D1(A2A1A0)+D2(A2A1A1)+D3(A2A1A0) +D4(A2A1A0)+D5(A2A1A0)+D6(A2A1A0)+D7(A2A1A0)Z=A B C+AC+ABC =1(A B C)+0(A BC)+0(ABC)+1(ABC)+0(AB C)+1(ABC) +0(ABC)+1(ABC)得：得：D0=D3=D5=D7=1 D1=D2=D4=D6=0 一片一片4 4选选1 1数选器能产生任何一种最多数选器能产生任何一种最多3 3变量的逻辑函数，一片变量的逻辑函数，一片8 8选选1 1数选器能产生任何一种最多数选器能产生任何一种最多4 4变量

49、的逻辑函数，变量的逻辑函数，.，即具有，即具有n n位地址输入的数据选择器可以产生任何一种输入变量数位地址输入的数据选择器可以产生任何一种输入变量数不大于不大于n+1n+1的组合逻辑函数。的组合逻辑函数。D0D1D2D7D3D4D5D6A2A1A0YZ1ABC01 数据选择器是能够从来自不同地址的多路数字信息中任数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。一路数据输出，则完全由当时的选择控制信号决定。 数据选择器具有数据选择器具有标准与或表达

50、式标准与或表达式的形式，提供了地址变的形式，提供了地址变量的全部最小项，并且一般情况下，量的全部最小项，并且一般情况下，D Di i可以当作一个变量处可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入构成。所以，利用数据选择器的输入D Di i来选择地址变量组成来选择地址变量组成的最小项的最小项m mi i，可以实现任何所需的组合逻辑函数。，可以实现任何所需的组合逻辑函数。 用数据选择器实现组合逻辑函数的用数据选择器实现组合逻辑函数的步骤步骤：选用数据选择：选用数据选择器器确定地址变量确定地

51、址变量求求D Di i画连线图。画连线图。1 1、 半加器和全加器半加器和全加器（1 1）半加器）半加器能对两个能对两个1 1位二进制数进行相加而求得和及进位的逻位二进制数进行相加而求得和及进位的逻辑电路称为半加器。辑电路称为半加器。 半加器真值表半加器真值表 Ai Bi Si Ci 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 本位本位的和的和向高向高位的位的进位进位加数加数iiiiiiiiiiBACBABABAS =1&AiBiSiCiAiBiSiCiCO半加器符号半加器电路图 能对两个能对两个1 1位二进制数进行相加并考虑低位来的进位，即相当于位二进制数进行相加

52、并考虑低位来的进位，即相当于3 3个个1 1位二进制数相加，求得和及进位的逻辑电路称为全加器。位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 AiBiCi-1000111100010111010 Si的卡诺图1iii7421iCBAmmmmS AiBiCi-1000111100001010111 Ci的卡诺图ii1iiiii53iBA)CB(ABAmmC1iii1iii1iii1ii1iii1ii1

53、iii1iii1iii1iii1iii7421iCBA)C(BA)C(BA)CBCB(A)CBCB(ACBACBACBACBAmmmmSii1iiii1iiiiiii1iii1iiiii53iBA)CB(ABA)CBABA(BACBACBABAmmC =1 & & Ai Bi Ci-1 Si Ci (a) 逻辑图 (c) 国标符号 Ai Bi Ci-1 Si Ci Ai Bi Ci-1 Si Ci (b) 曾用符号 CI CO & FA =1 用与门和或门实现用与门和或门实现1iii1iii1iii1iiiiCBACBACBACBAS 1ii1iiiiiCBCABAC

54、Si Ci 1 1 1 Ai Bi Ci-1 1 1 & & & & & & & 用与或非门实现用与或非门实现先求先求S Si i和和C Ci i。为此，合并值为。为此，合并值为0 0的最小项。的最小项。 AiBiCi-1000111100010111010 Si的卡诺图1iii1iii1iii1iiiiCBACBACBACBAS1ii1iiiiiCBCABAC再取反，得：再取反，得：1iii1iii1iii1iiiiiCBACBACBACBASS1ii1iiiiiiCBCABACC AiBiCi-1000111100001010111

55、Ci的卡诺图CiSi & 1 & 1AiBiCi-11111iii1iii1iii1iiiiiCBACBACBACBASS1ii1iiiiiiCBCABACC 解解: :全加器的最小项表达式应为全加器的最小项表达式应为742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y YmmmmmmmmCSi =7)4 2 (1 m 、Ci+1 = )7 6 5 3( m、742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y YmmmmmmmmC实现多位二进制数相加的电路称为加法器。实现多位二进制数相加的

56、电路称为加法器。（1 1）串行进位加法器）串行进位加法器：把把n n位全加器串联起来，低位全加器的进位输出连接位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。到相邻的高位全加器的进位输入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：进位信号是由低位向高位逐级传递的，速度不快。进位信号是由低位向高位逐级传递的，速度不快。进位生成项进位生成项 BAGiii 进位传递条件进位传递条件iiiBAP进位表达式进位表达式1iii1iiiiiiCPG)CB(ABAC和表达式和表达式1ii1iiiiCPCBAS 1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS4 4位超前进位加位超前进位加法器递推公式法器递推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1& BCD 码码 0 0 1 1 余余 3 码码 S3