第4章 常用组合逻辑器件(新)

1、数字电子技术数字电子技术第第4章章 常用组合逻辑功能器件常用组合逻辑功能器件4.1 编码器编码器 用二进制代码表示某些含有特地意义的数用二进制代码表示某些含有特地意义的数字或符号信息的过程字或符号信息的过程编码编码。 实现编码操作的电路实现编码操作的电路称为编码器称为编码器。 常用的编码器有：二进制编码器；常用的编码器有：二进制编码器； 二二 +进制编码器；进制编码器； 优先编码器。优先编码器。4.1.1 二进制编码器二进制编码器1、 3位二进制编码器位二进制编码器真真值值表表 用用n位二进制代码对位二进制代码对2n个个相互排斥相互排斥的信号进行编码的电路的信号进行编码的电路,称为二进制编码器

2、。称为二进制编码器。8个输入、个输入、3个输出个输出,因此也称为因此也称为8线线-3线线二进制编码器二进制编码器由真值表可以写出如下逻辑表达式由真值表可以写出如下逻辑表达式:76532 1 076432 1 024575432 1 065432 1 067765431 076542 1 012375432 1 065432 1 067765432076542 1 001376432 1 057 Y =I I I I I I I I +I I I I I I I I+I I I I I I I I +I I I I I I I I Y =I I I I I I I I +I I I I I I

3、I I+I I I I I I I I +I I I I I I I I Y =I I I I I I I I +I I I I I I I I+I I I I I I I I +I I65432 1 0I I I I I I利用公式利用公式 对上述表达式进行化简对上述表达式进行化简,可以得到可以得到:A+AB=A+B753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIY逻逻辑辑表表达达式式逻辑图逻辑图I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由 或 门 构 成(b)

4、 由 与 非 门 构 成 1 1 1& &1I7Y21I61I51I41I31I21I1 &Y1 &Y0I0输输入入8个互斥的信号个互斥的信号输输出出3位二进制代码位二进制代码Y2=I4+I5+I6+I7 Y1=I2+I3+I6+I7 Y0=I1+I3+I5+I701234567编码电路ABC 三位二进制编码方框图 2、 3位二进制优先编码器位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。方面排斥的特性。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1

5、Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0设设I7的优先级别最高，的优先级别最高，I6次之，依此类推，次之，依此类推，I0最低。最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑表

6、达式逻辑图逻辑图111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08线线-3线优先编码器线优先编码器如果要求输出、输入均为反变量，则只要在图中的如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。每一个输出端和输入端都加上反相器就可以了。2、集成、集成3位二进制优先编码器位二进制优先编码器 VCC EO GS I3 I2 I1 I0 Y0 I4 I5 I6 I7 EI Y2 Y1 GND 16 15 14 13 12 11 10 9 74LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 EO GS EI

7、 I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 14 74LS148 5 4 3 2 1 13 12 11 10 (a) 引脚排列图 (b) 逻辑功能示意图 EI为使能输入端，低电平有效。为使能输入端，低电平有效。EO为使能输出端，通常接至为使能输出端，通常接至低位芯片的端。低位芯片的端。EO和和EI配合可以实现多级编码器之间的优先配合可以实现多级编码器之间的优先级别的控制。级别的控制。GS为扩展输出端，是控制标志。为扩展输出端，是控制标志。 GS 0表示是表示是编码输出；编码输出； GS 1表示不是编码输出。表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编

8、码器74LS14874LS148集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效 Y0 Y1 Y2 Y3 GS Y0 Y1 Y2 GS EO 低位片 EI Y0 Y1 Y2 GS EO 高位片 EI I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15 & & & & 集成集成3 3位二进制优先编码器位二进制优先编

9、码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器优先级别从优先级别从I15I0递降递降4.1.2 二二-十进制编码器十进制编码器 将十进制数将十进制数0、 1、 2、 3、 4、 5、 6、 7、 8、 9 等等10个信号编成二进制代个信号编成二进制代码的电路叫做码的电路叫做二二十进制编码器。十进制编码器。它的它的输入是代表输入是代表09这这10个数符的状态信号，个数符的状态信号，当信号有效，输出是相应的当信号有效，输出是相应的BCD码，因码，因此也称此也称10线线4线编码器线编码器。输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4

10、(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11、8421 BCD码编码器码编码器输输入入10个互斥的数码个互斥的数码输输出出4位二进制代码位二进制代码真真值值表表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY逻辑表达式逻辑表达式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或门构成1111I9 I8 I7I6I5I4

11、I3I2 I1 I0(b) 由与非门构成Y3 Y2 Y1 Y0&逻辑图逻辑图I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD码优先编码器码优先编码器真值表真值表优先级别从 I9至 I0

12、递降逻辑表达式逻辑表达式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY逻辑图逻辑图11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1

13、Y01 &1 &1&1在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8421 BCD 码优先编码器。10线-4线优先编码器 16 15 14 13 12 11 10 9 74LS147 1 2 3 4 5 6 7 8 VCC NC Y3 I3 I2 I1 I9 Y0 I4 I5 I6 I7 I8 Y2 Y1 GND 3、集成、集成10线线-4线优先编码器线优先编码器输入端和输出端都是低电平有效本节小结用二进制代码表示特定对象的用二进制代码表示特定对象的过程称为编码；实现编码操作的过程称为编码；实现编码操作的电路称为编码器。电路称为编码器。编码器分二

14、进制编码器和十进编码器分二进制编码器和十进制编码器。集成二进制编码器和制编码器。集成二进制编码器和集成十进制编码器均采用优先编集成十进制编码器均采用优先编码方案。码方案。译码器就是把一种代码转换为另一种代码的电路。把代码状态的特定含义翻译出来的过程称为译码，实把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。现译码操作的电路称为译码器。4.2.1 二进制译码器二进制译码器设二进制译码器的输入端为设二进制译码器的输入端为n个，则输出端为个，则输出端为2n个，个，且对应于输入代码的每一种状态，且对应于输入代码的每一种状态，2n个输出中只有一个输出中只有一个为个为1（或为（或

15、为0），其余全为），其余全为0（或为（或为1）。）。二进制译码器可以译出输入变量的全部状态，故又称二进制译码器可以译出输入变量的全部状态，故又称为为唯一地址译码器唯一地址译码器(完全译码器），完全译码器），即具有自动拒绝伪码即具有自动拒绝伪码（无效码）的功能。当（无效码）的功能。当输入一旦进入无效状态，所有输出输入一旦进入无效状态，所有输出也均为无效状态。也均为无效状态。4.2 译码器译码器/数据分配器数据分配器1、3位二进制译码器位二进制译码器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0

16、0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成

17、的阵列3 线-8 线译码器2、集成二进制译码器、集成二进制译码器74LS138 16 15 14 13 12 11 10 9 74LS138 1 2 3 4 5 6 7 8 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 G2A G2B G1 Y7 GND 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 G2A G2B G1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 (a) 引脚排列图 (b) 逻辑功能示意图 A2、A1、A0为二进制译码输入端，为二进制译码输入端， 为译码输出端（低电为译码输出端（低电平有效），平有

18、效），G1、 、为选通控制端。当、为选通控制端。当G11、 时，译码器处于工作状态；当时，译码器处于工作状态；当G10或时，译码或时，译码器处于禁止状态。器处于禁止状态。0 0Y Y 7 7Y Y2A2AG G2 2B BG G0 02 2B BG G2 2A AG G1 12B2BG G2A2AG G真值表真值表输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效BGAGG22201270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y1

19、1 Y1 2 Y1 3 Y14 Y15 使 能 译 码 输 出 A0A1A2 A3 “ 1” 译 码 输 入 A0A1A2 G1 G2B G2A 低 位 片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 G1 G2B G2A 高 位 片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 3、74LS138的级联的级联4 线-16 线译码器二二-十进制译码器的输入是十进制数的十进制译码器的输入是十进制数的4位二进制编码（位二进制编码（BCD码），分别用码），分别用A3、A2、A1、A0表示；输出的是与表示；输出的是与10个十进制数字相个十进制数字相对应的对应的10个信号，用个信号，

20、用Y9Y0表示。由于二表示。由于二-十进制译码器有十进制译码器有4根输入线，根输入线，10根输出线，根输出线，所以又称为所以又称为4线线-10线译码器。线译码器。4.2.2 二二-十进制译码器十进制译码器1、8421 BCD码译码器码译码器把二把二-十进制代码翻译成十进制代码翻译成10个十进制数个十进制数字信号的电路，称为二字信号的电路，称为二-十进制译码器。十进制译码器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10

21、0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY

22、 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&逻辑表达式逻辑表达式逻辑图逻辑图采用完全译码方案 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 1 1 1 1 & & & & & & & & & & 将与门换成与非门，则输出为反变将与门换成与非门，则输出为反变量，即为低电平有效量，即为低电平有效。、集成、集成8421 BCD码译码器码译码器74LS42 16 15 14 13 12 11 10 9 74LS42 1 2 3

23、4 5 6 7 8 VCC A0 A1 A2 A3 Y9 Y8 Y7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 A0 A1 A2 A3 (a) 引脚排列图 (b) 逻辑功能示意图 输出为反变量，即为低电平有效，并且采用完全译码方案。abcdefgh a b c d a f b e f g h g e c d(a) 外形图(b) 共阴极(c) 共阳极+VCCabcdefgh4.2.3 显示译码器显示译码器1、数码显示器、数码显示器用

24、来驱动各种显示器件，从而将用二进制代码表用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。示出来的电路，称为显示译码器。八段显示八段显示b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极2、显示译码器、显示译码器真值表仅适用于共阴极真值表仅适用于共阴极LED真值表真值表 A3A2A1A0000111100010101011111110100201023AAAAAAAaa的卡诺图的卡诺图 A3A2A1A00001111000111011011

25、1111010b的卡诺图的卡诺图 A3A2A1A000011110001110111111111001c的卡诺图的卡诺图01012AAAAAb012AAAc A3A2A1A000011110001010101011101011d的卡诺图的卡诺图 A3A2A1A000011110001010100011001011e的卡诺图的卡诺图012120102AAAAAAAAAd0102AAAAe A3A2A1A000011110001110101111001001f的卡诺图的卡诺图 A3A2A1A000011110000110101111101011g的卡诺图的卡诺图0212013AAAAAAAf121

26、2013AAAAAAAg逻辑表达式逻辑表达式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa逻辑图逻辑图a b c d e f g A3 A2 A1 A01111&2、集成显示译码器、集成显示译码器74LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引脚排列图引脚排列图功功能能表表驱驱动动共共阴阴极极电电路路辅助端

27、功能辅助端功能例例:用译码器实现函数用译码器实现函数S(A,B,C)=m(1,2,4,7) C(A,B,C)=m(3,5,6,7)1、用二进制译码器实现逻辑函数、用二进制译码器实现逻辑函数4.2.4 译码器的应用译码器的应用解：解： 3个变量，所以用个变量，所以用3线线8线译码器线译码器 A A2 ，B A1，C A0，G1=1，G2A=G2B=0 S(A,B,C)= m(1,2,4,7)= ABCCBACBACBA 74217 4 2 174217421YYYYmmmmmmmmmmmm同理：同理：7653)7 , 6 , 5 , 3(),(YYYYmCBAC7653)7 , 6 , 5 ,

28、3(),(7421)7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBAS画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。&CBA 1SCA0 Y0A1 Y1A2 Y2Y3Y4G1Y5G2AY6G2BY774LS138总结：总结：例例: 用用74LS138译码器实现真值表所表示的逻辑功能译码器实现真值表所表示的逻辑功能(采用采用 正逻辑正逻辑).解解:ABCCBAF ABCC BAABCC BF A7 0YY&CBA

29、 1FA0 Y0A1 Y1A2 Y2Y3Y4G1Y5G2AY6G2BY774LS13870YY &例例: 写出函数写出函数F(A,B,C,D)的的 逻辑表达式。逻辑表达式。解解:A=0时：时：F (A,B,C,D)=m（1,2,5）A=1时：时：F(A,B,C,D)=m（8,11,15） F(A,B,C,D)=m（1,2,5,8,11,15）2、用二进制译码器实现码制变换、用二进制译码器实现码制变换Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码8421码码Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y

30、9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码余余3码码Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码2421码码10 0 0 0 0 0 0 0 1 0 0 1小数点0 0 1 1 0 1 1 1 0 0 0 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBI RBOA3A2A1A03、数码显示电路的动态灭零、数码显示电路的动态灭零整数部分：高位的RBOBI /与低位

31、的RBI相连小数部分：低位的RBOBI /与高位的RBI相连1. 1路路-4路数据分配器路数据分配器由地址码决由地址码决定将输入数定将输入数据送给哪据送给哪路输出。路输出。输 入输出A1 A0Y0 Y1 Y2 Y3D0 00 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D真值表真值表逻辑表逻辑表达式达式地地址址变变量量输输入入数数据据013012011010 ADAYADAYAADYAADY4.2.5 数据分配器数据分配器逻辑图逻辑图11DA1 A0Y0 Y1 Y2 Y3&013012011010 ADAYADAYAADYAADYA0A1 逻辑功能图逻辑功能图D

32、Y0Y1Y2Y3 数据输出1 Y0 Y1 Y2G2B 74LS138 Y3 Y4G1 Y5G2A Y6 Y7 A2 A1 A0 D2. 集成数据分配器及其应用集成数据分配器及其应用集成数据分配器集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。为地址码输入端，则带使能端的二进制译码器就是数据分配器。由由74LS138构成的构成的1路路-8路数据分配器路数据分配器数据输入端数据输入端G1=1G2A=0地址输入端地址输入端ABCDABCBGAGGYCBADCBABGA

33、GGY 22 17 22 10 数据发送端 数据接收端 选择控制端 数据输入 数据输出 1 G D0 D1 D2 D3 73LS151 Y D4 D5 D6 EN D7 A2 A1 A0 Y0 Y1 Y2 G2B 74LS138 Y3 Y4 G1 Y5 G2A Y6 Y7 A2 A1 A0 数据分配器的应用数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统数据分配器和数据选择器一起构成数据分时传送系统本节小结把代码状态的特定含义翻译出来的过程称为译把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码，实现译码操作的电路称为译码器。实际上译码器就是把一

34、种代码转换为另一种代码的电路。码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计显示译码器，各种译码器的工作原理类似，设计方法也相同。方法也相同。二进制译码器能产生输入变量的全部最小项，二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器式，所以，由二进制译码器加上或门加上或门即可实现任即可实现任何组合逻辑函数。此外，用何组合逻辑函数。此外，用4 4线线-16-16线译码器还可线译码器还

35、可实现实现BCDBCD码到十进制码的变换。码到十进制码的变换。数据分配器的逻辑功能是将数据分配器的逻辑功能是将1 1个输入数据传送到个输入数据传送到多个输出端中的多个输出端中的1 1个输出端，个输出端，具体传送到哪一个输具体传送到哪一个输出端，也是由一组选择控制信号确定出端，也是由一组选择控制信号确定。数据分配器就是带选通控制端即使能端的二进数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，制译码器。只要在使用中，把二进制译码器的选把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。作选择控制端就可以了。数据

36、分配器经常和数据选择器一起构成数据传数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。路数字信息的分时传送。4.3 数据选择器数据选择器4.3.1 4选选1数据选择器数据选择器输 入 D A1 A0输 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAADY真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码决由地址码决定从路输定从路输入中选择哪入中选择哪路输出。路输出。逻辑图逻辑图1111D0

37、 D1 D2 D3A1A0&1Y4.3.2 集成数据选择器集成数据选择器 16 15 14 13 12 11 10 9 74LS153 1 2 3 4 5 6 7 8 VCC 2G A0 2D3 2D2 2D1 2D0 2Y 1G A1 1D3 1D2 1D1 1D0 1Y GND 集成双集成双4选选1数据选择器数据选择器74LS153选通控制端选通控制端G为低电平有效，即为低电平有效，即G=0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；G=1时芯片被禁止，时芯片被禁止，Y0。集成集成8选选1数数据选择器据选择器74LS151 16 15 14 13 12 11 10 9

38、74LS151 1 2 3 4 5 6 7 8 VCC D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y W G GND 70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADWG=0时：时： Y W 74LS151 D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 G 逻辑功能示意图逻辑功能示意图引脚排列图 74LS151的的真真值值表表 Y W 74LS151(2) D7 D0 A2A1A0 G Y W 74LS151(1) D7 D0 A2A1A0 G 1 1 D15 D8 D7

39、D0 A3A2A1A0 G2 G1 Y2 Y1 Y Y2 Y1 数据选择器的扩展数据选择器的扩展4.3.2 用数据选择器实现逻辑函数用数据选择器实现逻辑函数基本原理基本原理数据选择器的主要特点：数据选择器的主要特点：120niiimDY（1）具有标准与或表达式的形式。即：具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。提供了地址变量的全部最小项。（3）一般情况下，一般情况下，Di可以当作一个变量处理。可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式因为任何组合逻辑函数总可以用最小项之和的标准形式构成。构成。所以，利用数据选择器的输入所以，利用数据选择器的输

40、入Di来选择地址变量组成来选择地址变量组成的最小项的最小项mi，(Di=1,对应最小项对应最小项mi在函数中出现在函数中出现, Di=0,对应最对应最小项小项mi在函数中不出现在函数中不出现)可以实现任何所需的组合逻辑函数。可以实现任何所需的组合逻辑函数。基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 ABCBACBALn个地址变量的个地址变量的数据选择器，数据选择器，若不增加门电若不增加门电路，路，最多可实最多可实现现n1个变量个变量的函数。的函数。3个变量，选用个变量，选用具有个地址线具有个地址线的数据选择器，的数据选择器，即即4选选1数据选择数据选择器。器。

41、A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两个有两个地址变量地址变量。求求Di 3 （1）公式法）公式法函数的标准与或表达式函数的标准与或表达式：103210mmCmCmABCBACBAL4选选1数据选择器输出信号的表达式：数据选择器输出信号的表达式：33221100DmDmDmDmY比较比较L和和Y，得：，得：103210DDCDCD、 3 画连线图画连线图 4 C C 0 1 A B 0 Y 74LS153 D0 D1 D2 D3 A1 A0 G L 21 4 求求Di的的方法方法（2）真值表法）真值表法miA B CLm00 0 00 0 101

42、m10 1 00 1 110m21 0 01 0 100m31 1 01 1 111C=1时时L=1，故故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0时时L=1，故故D1=CABCBACBAL求求Di的的方法方法（3）图形法）图形法 AB C000111100011011010D0D1D3D2103210DDCDCD、ABCBACBAL)13,12,11,10, 9 , 5 , 4 , 3 , 0(),(mDCBAL用数据选择器实现函数：用数据选择器实现函数：例例选用选用8选选1数据选择器数据选择器74LS151设设A2=A、A1=B、A0=C ABCD0001111000111

43、0010111111001100001求求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1解：解：0 1 1 1 10 0 1 1 10 1 1 1 00 0 1 1 01 1 1 0 11 0 1 0 11 1 1 0 01 0 1 0 01 1 0 1 11 0 0 1 11 1 0 1 00 0 0 1 01 1 0 0 10 0 0 0 10 1 0 0 01 0 0 0 0L A B C DL A B C D07 , 16 , 15 ,4, 03 , 12 ,1 ,0DDDDDDDDDDD真值表法真值表法 D D 1 0 D 1 1 0 A B C 0 L Y 7

44、4LS151 D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 G 画连线图例例:用用74LS151实现函数实现函数:EABC CBA DC B AD BC A EC B AE D C BAL A,B,C在所有在所有”与项与项”中出现中出现,而而D,E在个别项中出现在个别项中出现,可将可将其分离其分离,则则:EABC CBA DC B AD BC A EC B AE D C BAL AAA2 2 BA BA1 1 CA CA0 0D0D3D2D4D7061 7 154 3 2 0D D ,E D, DD, D , DDE, D, EDD解解:& &DE“1”例例

45、:用用74LS151实现并行数据转换为串行数据实现并行数据转换为串行数据.本节小结数据选择器是能够从来自不同地址的多路数字信数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。择控制信号决定。数据选择器具有标准与或表达式的形式，提供了数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，地址变量的全部最小项，并且一般情况下，D Di i可以可以当作一个变量处理。因为任何组合逻辑函数总可以当

46、作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选用最小项之和的标准形式构成。所以，利用数据选择器的输入择器的输入D Di i来选择地址变量组成的最小项来选择地址变量组成的最小项m mi i，可，可以实现任何所需的组合逻辑函数。以实现任何所需的组合逻辑函数。用数据选择器实现组合逻辑函数的步骤：选用数用数据选择器实现组合逻辑函数的步骤：选用数据选择器据选择器确定地址变量确定地址变量求求D Di i画连线图。画连线图。4.4 数值比较器数值比较器 用来完成两个二进制数的大小比较的逻辑电路称为数用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。值

47、比较器，简称比较器。4.4.1 1位数值比较器位数值比较器 设设AB时时L11；AB时时L21；AB时时L31。得。得1位数值比较器的真值表。位数值比较器的真值表。A BL1(AB) L2(AB)L3(A=B)L2(AB、AB AB) L2(AB) L3(A=B)111&1111111111&1&逻辑图逻辑图4.4.3 比较器的级联比较器的级联 16 15 14 13 12 11 10 9 74LS85 1 2 3 4 5 6 7 8 VCC A3 B2 A2 A1 B1 A0 B0 B3 IAB AB A=B AB AB IAB IAB AB IAB IAB AB I

48、AB IAB AB IAB、 IAB IAB AB IAB IAB AB IAB IAB AB IAB必须预先预置为0 ，最低4位的级联输入端IAB AB IAB IAB IAB IAB AB AB AB AB IABAB A A0 0 ab ab a=b A=B a=b A=B ab ab B B3 3 B B2 2 AB A0100时，时，AB输出输出F=1【例】用一片【例】用一片74LS85比较器实现四舍五入电路五位二比较器实现四舍五入电路五位二 进制数的并行比较电路。进制数的并行比较电路。解解: I IA AB B 、 I IA AB B 的优先级最低的优先级最低 IAB =a0 IA

49、B =b0 利用同或门求相等利用同或门求相等a0=b0 A A3 3 A A2 2 74857485 A A1 1 ABAB A A0 0 ab ab a=b A=B a=b A=B ab ab B B3 3 B B2 2 AB AB B B1 1 B B0 0a a4 4a a3 3a a2 2a a1 1b b4 4b b3 3b b2 2b b1 1=a0b0【例】用比较器实现下表所示逻辑函数【例】用比较器实现下表所示逻辑函数:0 0 1 1 1 1 10 0 1 0 1 1 10 0 1 1 1 1 00 1 0 0 1 1 00 0 1 1 1 0 11 0 0 0 1 0 10 0

50、 1 1 1 0 01 0 0 0 1 0 00 0 1 1 0 1 11 0 0 0 0 1 10 0 1 1 0 1 01 0 0 0 0 1 00 0 1 1 0 0 11 0 0 0 0 0 10 0 1 1 0 0 01 0 0 0 0 0 0L1 L2 L3 A B C DL1 L2 L3 A B C DABCD0110时时, L1=1ABCD=0110时时, L2=1ABCD0110时时, L3=1本节小结在各种数字系统尤其是在计算机中，经在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来

51、后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。两个二进制数，输出是比较的结果。利用集成数值比较器的级联输入端，很利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展较器的扩展方式有串联和并联两种。扩展时需注意时需注意TTL电路与电路与CMOS电路在连接方电路在连接方式上的

52、区别。式上的区别。4.5 加法器加法器1、半加器、半加器4.5.1 半加器和全加器半加器和全加器能对两个能对两个1位二进制数进行相加而求得和及进位的逻辑位二进制数进行相加而求得和及进位的逻辑电路称为半加器。电路称为半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符号半加器电路图加数加数本位本位的和的和向高向高位的位的进位进位1、全加器、全加器能对两个能对两个1位二进制数进行相加并考虑低位来的进位，即相当于位二进制数进行相加并考虑低位来的进位，即相当于3个个1位

53、二进制数相加，求得和及进位的逻辑电路称为全加器。位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和：本位的和， Ci：向高位的进位。向高位的进位。iiiiiiiiiii

54、iiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号=1&AiBiCi-1SiCi (a) 逻辑图 (c) 国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符号CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS11iiiiiiiCBCABAC 用与门和或门实现用与门和或门实现1111iiiiiiiiiiiiiCBACBAC

55、BACBAS Si Ci111 Ai Bi Ci-1& 用与或非门实现用与或非门实现 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求先求Si和和Ci。为此，合并值为。为此，合并值为0的最小项。的最小项。再取反，得：再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111iiiiii

56、iiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC实现多位二进制数相加的电路称为加法器实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器4.5.2 加法器加法器：把把n位全加器串联起来，低位全加器的进位输出连接位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。到相邻的高位全加器的进位输入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：进位信号是由低位向高位逐级传递的，速度不高。进位信号是由低位向高位逐级传递的，速度不高。2、并行进位加法器（

57、超前进位加法器）、并行进位加法器（超前进位加法器） iiiBAG iiiBAP进位生成项进位生成项进位传递条件进位传递条件11)(iiiiiiiiiCPGCBABAC进位表达式进位表达式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1& 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引脚图 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7