数字电路第8章可编程逻辑器件

1、2022-5-8阜师院数科院(8-1)第八章第八章 可编程逻辑器件（可编程逻辑器件（PLDPLD） 8.18.1概述概述 从逻辑功能的特点出发可将数字集成电路分为从逻辑功能的特点出发可将数字集成电路分为通用型通用型（如前面介绍的中、小规模数字集成电路）（如前面介绍的中、小规模数字集成电路）和专用型和专用型两大类。两大类。 从理论上讲，用这些通用型的中、小规模集成电从理论上讲，用这些通用型的中、小规模集成电路可以组成任何复杂的数字系统，但如果能把所设计路可以组成任何复杂的数字系统，但如果能把所设计的数字系统做成一片大规模集成电路，则不仅能减小的数字系统做成一片大规模集成电路，则不仅能减小电路的体

2、积、重量、功耗，而且会使电路的可靠性大电路的体积、重量、功耗，而且会使电路的可靠性大为提高。这种为某种专门用途而设计的集成电路叫做为提高。这种为某种专门用途而设计的集成电路叫做专用集成电路，即所谓的专用集成电路，即所谓的ASIC（Application Specific Integrated Circuit）。然而，在用量不大的情况下，）。然而，在用量不大的情况下，2022-5-8阜师院数科院(8-2)设计和制造这样的专用集成电路不仅成本高，而且设设计和制造这样的专用集成电路不仅成本高，而且设计、制造的周期也嫌太长。这是一个很大的矛盾。计、制造的周期也嫌太长。这是一个很大的矛盾。 可编程逻辑器

3、件的研制成功为解决这个矛盾提供可编程逻辑器件的研制成功为解决这个矛盾提供了一条比较合理的途径。了一条比较合理的途径。PLD虽然是作为一种通用器虽然是作为一种通用器件生产的，但它的逻辑功能是由用户通过对器件编程件生产的，但它的逻辑功能是由用户通过对器件编程来设定的。而且来设定的。而且PLD的集程度可做得很高，足以满足的集程度可做得很高，足以满足设计一般数字系统的需要。这样就可以由设计人员自设计一般数字系统的需要。这样就可以由设计人员自行编程而把一个数字系统集成在一片行编程而把一个数字系统集成在一片PLD上，不必去上，不必去设计制作设计制作ASIC了。了。 自自80年代以来年代以来PLD的发展非常

4、迅速。目前生产和的发展非常迅速。目前生产和使用的使用的PLD产品主要有：产品主要有：PAL、GAL、EPLD（Erasable）、）、CPLD和和FPGA等。还有新一代的在等。还有新一代的在线可编程线可编程isp （insystem programable）器件。）器件。2022-5-8阜师院数科院(8-3) 1 1连接连接 硬线连接硬线连接断开连接断开连接接通连接接通连接PLDPLD的有关逻辑约定的有关逻辑约定2 2缓冲器缓冲器A输入B=AC=A输出2022-5-8阜师院数科院(8-4)2022-5-8阜师院数科院(8-5) PLDPLD的有关逻辑约定的有关逻辑约定ABCDPLDPLD的表示

5、法的表示法AD DB C C表达式为表达式为:D=ABCD=ABC3 3与门与门传统表示法传统表示法4 4或门或门A B CD表达式为表达式为: :D=A+B+CD=A+B+C2022-5-8阜师院数科院(8-6)例题1DABB_A_ABDB_A_简简化化表表示示表达式为：表达式为：D=AABB=0D=AABB=0 输出恒等于输出恒等于0的与的与门，也称编程默认状门，也称编程默认状态。态。2022-5-8阜师院数科院(8-7)例题2_ _ _.分析分析:O1=AB O2=AB O3=0O=O1+O2=AB+AB=AOB=AOB+OABO1O3O2O2022-5-8阜师院数科院(8-8)*8.2

6、 F PLAPLA现场可编程逻辑阵列现场可编程逻辑阵列 任何一个逻辑函数式都可以变换成任何一个逻辑函数式都可以变换成与与-或或表达式表达式,因而任何一个逻辑函数都能用一级因而任何一个逻辑函数都能用一级与逻辑电路与逻辑电路和一和一级级或逻辑电路或逻辑电路来实现。来实现。 FPLA由可编程的与逻辑阵列和可编程的或逻由可编程的与逻辑阵列和可编程的或逻辑阵列以及输出缓冲器组成，如图所示。辑阵列以及输出缓冲器组成，如图所示。 前面我们已经介绍了用前面我们已经介绍了用ROM实现组合逻辑函数实现组合逻辑函数的方法。的方法。FPLA是另一种能实现这种逻辑函数的器是另一种能实现这种逻辑函数的器件。件。2022-

7、5-8阜师院数科院(8-9)PLA结构逻辑功能可变化的硬件结构。可编程可编程 将将FPLA和和ROM比较可发现，它们比较可发现，它们的电路结构极为相的电路结构极为相似，都是由一个与似，都是由一个与逻辑阵列、一个或逻辑阵列、一个或逻辑阵列和输出缓逻辑阵列和输出缓冲器组成。两者所冲器组成。两者所不同的是，不同的是，FPLA的的与阵列可编程，而与阵列可编程，而ROM的与阵列（译的与阵列（译码器）是固定的。码器）是固定的。2022-5-8阜师院数科院(8-10)Y3=ABCD+ABCDY2=AC+BDY1=AB+AB=A BY0=CD+CD=C D2022-5-8阜师院数科院(8-11) 在使用在使用

8、ROM实现组合逻辑函数时，我们发现往往实现组合逻辑函数时，我们发现往往只用到了与阵列输出的最小项的一部分，而且有时只用到了与阵列输出的最小项的一部分，而且有时这些最小项还可以合并，因此器件内部资源的利用这些最小项还可以合并，因此器件内部资源的利用率不高。然而在使用率不高。然而在使用FPLA产生组合逻辑函数时，产生组合逻辑函数时，由于与阵列可以编程，可以通过编程只产生所需要由于与阵列可以编程，可以通过编程只产生所需要的与项，这样就可以使得与阵列和或阵列所需的规的与项，这样就可以使得与阵列和或阵列所需的规模大为减小，从而有效地提高了芯片的利用率。模大为减小，从而有效地提高了芯片的利用率。 FPLA

9、的规格用输入变量数、与逻辑阵列的输的规格用输入变量数、与逻辑阵列的输出端数、或逻辑阵列的输出端数三者的乘积表示。出端数、或逻辑阵列的输出端数三者的乘积表示。例如例如82S100是一个双极性、容丝编程单元的是一个双极性、容丝编程单元的FPLA，它的规格为它的规格为16488，这就表示它有，这就表示它有16个变量输个变量输入端、与阵列能产生入端、与阵列能产生48个成绩项、或阵列有个成绩项、或阵列有8个输个输出端。出端。2022-5-8阜师院数科院(8-12)FPLA中输出缓冲器的结构形式除三态输出以外，还中输出缓冲器的结构形式除三态输出以外，还有集电极开路形式的和在或逻辑阵列输出端与输出缓有集电极

10、开路形式的和在或逻辑阵列输出端与输出缓冲器之间加入了可编程的异或门的。冲器之间加入了可编程的异或门的。 图中的图中的XOR为输为输出极性控制编程单出极性控制编程单元。当元。当XOR的熔丝的熔丝连通时连通时XOR=0，Y3、 Y2、 Y1、 Y0与来与来自或逻辑阵列的输自或逻辑阵列的输出出S3、 S2、 S1、 S0同相；同相；当当XOR的熔丝熔断以后，的熔丝熔断以后，XOR=1， Y3、 Y2、 Y1、 Y0与与S3、 S2、 S1、 S0反相。反相。图图8.2.2 FPLA的异或输出结构的异或输出结构2022-5-8阜师院数科院(8-13) 前面介绍的前面介绍的FPLA的电路结构不含触发器，

11、因此这的电路结构不含触发器，因此这种种FPLA只能用于设计组合逻辑电路，故称为组合型只能用于设计组合逻辑电路，故称为组合型FPLA。 为便于设计时序逻辑电路，在有些为便于设计时序逻辑电路，在有些FPLA芯片内部芯片内部增加了若干触发器组成的寄存器。这种内部含有寄增加了若干触发器组成的寄存器。这种内部含有寄存器的存器的FPLA称为时序逻辑型称为时序逻辑型FPLA，也称做可编程，也称做可编程逻辑时序器逻辑时序器PLS（Programmable Logic Sequeneer）。）。2022-5-8阜师院数科院(8-14)8.3 PAL8.3 PAL可编程阵列逻辑可编程阵列逻辑 PAL是是20世纪世

12、纪70年代末期由年代末期由MMI公司率先推出的一公司率先推出的一种可编程逻辑器件。它采用双极型工艺制作，熔丝编种可编程逻辑器件。它采用双极型工艺制作，熔丝编程方式。程方式。 PAL器件由可编程的与逻辑阵列、固定的或逻辑器件由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。通过对与逻辑阵列编阵列和输出电路三部分组成。通过对与逻辑阵列编程可以获得不同形式的组合逻辑函数。另外，在有程可以获得不同形式的组合逻辑函数。另外，在有些型号的些型号的PAL器件中，输出电路设置有触发器和从器件中，输出电路设置有触发器和从触发器输出到与逻辑阵列的反馈线，利用这种触发器输出到与逻辑阵列的反馈线，利用这种P

13、AL器件还可以很方便地构成各种时序逻辑电路。器件还可以很方便地构成各种时序逻辑电路。2022-5-8阜师院数科院(8-15)8 .3.1 8 .3.1 PALPAL的基本电路结构的基本电路结构 这是这是PAL器件中最简单的一种电路结构形式器件中最简单的一种电路结构形式,它仅包含了一个可编程的与逻辑阵列和一个固它仅包含了一个可编程的与逻辑阵列和一个固定的或逻辑阵列定的或逻辑阵列,没有附加其他的输出电路。没有附加其他的输出电路。2022-5-8阜师院数科院(8-16)Y1=I1 I2 I3+ I2 I3 I4+ I1 I3 I4+ I1 I2 I4Y2=I1 I2 + I2 I3 + I3 I4+

14、 I1 I4Y4= I1 I2+ I1 I2Y3= I1 I2+ I1 I22022-5-8阜师院数科院(8-17) 8.3.2 2 PALPAL器件的常用输出结构和反馈形式器件的常用输出结构和反馈形式 ）专用组合输出结构）专用组合输出结构 只适应于组合逻辑，有只适应于组合逻辑，有输出高有效和输出低有效输出高有效和输出低有效, ,以及互补输出三种。以及互补输出三种。特点 如如PAL10H8为高电平输为高电平输出；出；PAL10L8为低电平输为低电平输出；出；PAL16C1为互补输出。为互补输出。2022-5-8阜师院数科院(8-18) ）可编程输入）可编程输入/ /输出型结构输出型结构 它的输

15、出端是一个具有可编程控制的三态缓冲器，它的输出端是一个具有可编程控制的三态缓冲器，控制端由与逻辑阵列的一个乘积项给出。同时，输控制端由与逻辑阵列的一个乘积项给出。同时，输出端又经过互补输出的缓冲器反馈到与逻辑阵列上。出端又经过互补输出的缓冲器反馈到与逻辑阵列上。在图中的编程情况下，当在图中的编程情况下，当I1=I2=1时，上边一个缓冲时，上边一个缓冲器器G1的控制端的控制端C1=1，I/O1处于输出工作状态。下边处于输出工作状态。下边一个缓冲器一个缓冲器G2处于高阻态，因此可以把处于高阻态，因此可以把I/O2作为输作为输入端使用，这时加到入端使用，这时加到I/O2上的输入信号经上的输入信号经G

16、3接到与接到与阵列的输入端。如阵列的输入端。如PAL20L10等。等。2022-5-8阜师院数科院(8-19) ）寄存器输出结构）寄存器输出结构按上图的编程情况，按上图的编程情况，D1=I1，D2=Q1。因此，两个。因此，两个触发器和与触发器和与-或逻辑阵列一起组成了移位寄存器。或逻辑阵列一起组成了移位寄存器。属于这种结构的属于这种结构的PAL有有PAL16R4、PAL16R6等。等。2022-5-8阜师院数科院(8-20) ）异或输出结构）异或输出结构 它的电路结构与寄存器输出结构类似，只是在与它的电路结构与寄存器输出结构类似，只是在与-或逻辑阵列的输出端又增设了异或门。或逻辑阵列的输出端又

17、增设了异或门。利用这种利用这种电路结构不仅对与电路结构不仅对与-或逻辑阵列输出的函数求反，或逻辑阵列输出的函数求反，还可以实现对寄存器状态进行保持的操作。还可以实现对寄存器状态进行保持的操作。例如在图示编程的情况下，例如在图示编程的情况下，当当I1=0时，时，D1=Q1，所，所以以Q1n+1=Q1n，D2=Y2=Q1 I2+Q1 I2；当；当I1=1时，时，D1=Q1，所以，所以Q1n+1=Q1n， D2=Y2=Q1 I2+Q1 I2 。 属于这种输出结构的器件有属于这种输出结构的器件有 PAL20X4等。等。2022-5-8阜师院数科院(8-21)5）. 运算选通反馈结构运算选通反馈结构 在

18、异或输出结构的基础上再增加一组反馈逻辑电路就在异或输出结构的基础上再增加一组反馈逻辑电路就构成了运算选通反馈结构。图中反馈选通电路给出了构成了运算选通反馈结构。图中反馈选通电路给出了输入变量输入变量B和反馈变量和反馈变量A产生的（产生的（A+B）、）、 （A+B）、）、 （A+B）、）、 （A+B）4个反馈量，并接至与逻辑阵列的个反馈量，并接至与逻辑阵列的输入端。通过对与阵列的编程，能产生输入端。通过对与阵列的编程，能产生A和和B的的16种算种算术运算和逻辑运算的结果。术运算和逻辑运算的结果。2022-5-8阜师院数科院(8-22)2022-5-8阜师院数科院(8-23)8.3.3PAL的应用

19、举例的应用举例例例8.3.1 用用PAL器件设计一个数值判别电路器件设计一个数值判别电路.要求判断要求判断4位位二进制数二进制数DCBA的大小属于的大小属于05、610、1115三个区间的三个区间的哪一个之内。哪一个之内。解：若以解：若以Y0=1表表示示DCBA的数值的数值在在05之间；以之间；以Y1=1表示表示DCBA的数值在的数值在610之之间；以间；以Y2=1表示表示DCBA的数值在的数值在1115之间，则之间，则可得真值表。可得真值表。十进十进制数制数 二二 进进 制制 数数 Y0 Y1 Y2D C B A01234567891011121314150 0 0 00 0 0 10 0

20、1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 0 01 0 01 0 01 0 01 0 01 0 00 1 00 1 00 1 00 1 00 1 00 0 10 0 10 0 10 0 10 0 1 2022-5-8阜师院数科院(8-24) 从真值表写出从真值表写出Y0、 Y1、 Y2的表达式，经化简后得的表达式，经化简后得DCBA00011110000111101 1 1 1 1 1 0 00 0 0 00 0 0 0Y0=DC+DBY1=DC

21、B+DCB+DCAY2=DC+DBA 这是一组有这是一组有4个输入变量，个输入变量，3个输出的组合逻辑函个输出的组合逻辑函数。如果用一片数。如果用一片PAL器件产生这一组逻辑函数，就器件产生这一组逻辑函数，就必须选用有必须选用有4个以上输入端和个以上输入端和3个以上输出端的器件。个以上输出端的器件。而且由函数式可见，至少应有一个输出包含而且由函数式可见，至少应有一个输出包含3个以上个以上乘积项。乘积项。 根据上述理由，选用根据上述理由，选用PAL14H4比较合适。比较合适。PAL14H4有有14个输入端、个输入端、4个输出端，每个输出包含个输出端，每个输出包含4个乘积项。个乘积项。2022-5

22、-8阜师院数科院(8-25)2022-5-8阜师院数科院(8-26) 例例8.3.2 用用PAL设计一个设计一个4位循环码计数器位循环码计数器,并要求所设并要求所设计的计数器具有置零和对输出进行三态控制的功能。计的计数器具有置零和对输出进行三态控制的功能。解：用解：用PAL器件设计该计数器件设计该计数器，所用器件中至少应包含器，所用器件中至少应包含4个触发器和相应的与个触发器和相应的与-或逻辑或逻辑阵列。从手册上可以查到，阵列。从手册上可以查到，PAL16R4可以满足上述要求。可以满足上述要求。 由由PAL16R4的逻辑图可知，的逻辑图可知，其输出缓冲器是反相器，所其输出缓冲器是反相器，所以触

23、发器的状态与循环码真以触发器的状态与循环码真值表的状态是相反的。因此，值表的状态是相反的。因此，Q3 Q2 Q1 Q0的状态转换表可的状态转换表可列如下。列如下。CPY3 Y2 Y1 Y0CY01234567891011121314150 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 000000000000000012022-5-8阜师院数科院(8-27)CPQ3 Q2 Q1 Q0CY0123456789101112131

24、4151 1 1 11 1 1 01 1 0 01 1 0 11 0 0 11 0 0 01 0 1 01 0 1 10 0 1 10 0 1 00 0 0 00 0 0 10 1 0 10 1 0 00 1 1 00 1 1 11111111111111110根据真值表可画出根据真值表可画出4触发器的次触发器的次态卡诺图。态卡诺图。2022-5-8阜师院数科院(8-28)经化简后得到各个触发器的状态方程为经化简后得到各个触发器的状态方程为Q3n+1=Q3 Q1+Q3 Q0+Q2 Q1 Q0Q2n+1=Q2 Q0+Q2 Q1+Q3 Q1 Q0Q1n+1=Q1 Q0+Q3 Q2 Q0+Q3 Q2

25、 Q0Q0n+1=Q3 Q2 Q1+Q3 Q2 Q1+Q3 Q2 Q1+ Q3 Q2 Q1 从上式即可写出每个触发器的驱动方程，即从上式即可写出每个触发器的驱动方程，即D端端的逻辑函数式。同时，考虑到要求具有置零功能，的逻辑函数式。同时，考虑到要求具有置零功能，故应在驱动方程中加入一项故应在驱动方程中加入一项R。当置零输入信号。当置零输入信号R=1时，在时钟信号到达后所有触发器置时，在时钟信号到达后所有触发器置1，反相后，反相后的输出得到的输出得到Y3 Y2 Y1 Y0=0000。于是得到驱动方程为。于是得到驱动方程为2022-5-8阜师院数科院(8-29)D3=Q3 Q1+Q3 Q0+Q2

26、Q1 Q0+RD2=Q2 Q0+Q2 Q1+Q3 Q1 Q0+RD1=Q1 Q0+Q3 Q2 Q0+Q3 Q2 Q0+RD0=Q3 Q2 Q1+Q3 Q2 Q1+Q3 Q2 Q1+ Q3 Q2 Q1+R进位输出信号的逻辑函数式为进位输出信号的逻辑函数式为C=Q3 Q2 Q1 Q02022-5-8阜师院数科院(8-30) 8.3.3 PAL PAL的命名的命名PAL 16 L 8 -2 C J PO123器件名称器件名称输入端数输入端数输出方式输出方式：H H (高有效高有效) L () L (低有效低有效) ) C (C (互补互补) X () X (异或寄存异或寄存) ) R (R (寄存寄

27、存) P () P (可编程可编程) ) S (S (公用积项公用积项) )输出端数输出端数编号编号封装封装：N (塑封双列直插) J (陶瓷双列直插)温度温度：C (民用) M (军用)速度速度/功耗功耗:A (高速) -2 (半功耗) -4 (1/4功耗)2022-5-8阜师院数科院(8-31) 4 4PALPAL的整体结构的整体结构123456789111213141516171819PAL16R8逻辑图2022-5-8阜师院数科院(8-32)12345678910111314151716191820212322PAL20X10PAL20X10逻辑图逻辑图2022-5-8阜师院数科院(8

28、-33)8.4 8.4 通用阵列逻辑（通用阵列逻辑（GALGAL） 采用双极性熔丝工艺的采用双极性熔丝工艺的PAL，一旦编程以后就不，一旦编程以后就不能修改，不适应研制工作中经常修改电路的需要；能修改，不适应研制工作中经常修改电路的需要；采用采用CMOS可擦除编程单元的可擦除编程单元的PAL器件克服了不可器件克服了不可改写的缺点，但输出电路结构类型繁多，仍给设计改写的缺点，但输出电路结构类型繁多，仍给设计和使用带来一些不便。和使用带来一些不便。 为了克服为了克服PAL器件存在的缺点，器件存在的缺点，LATTICE公司公司于于1985年首先推出了另一种可编程逻辑器件年首先推出了另一种可编程逻辑器

29、件GAL（Generic Array Logic）。）。GAL器件采用电可器件采用电可擦除的擦除的CMOS制作，其输出端设置了可编程的输出制作，其输出端设置了可编程的输出逻辑宏单元（逻辑宏单元（Output Logic Macro CellOLMC）。）。通过编程可将通过编程可将OLMC设置成不同的工作状态，这样设置成不同的工作状态，这样就可以用同一种型号的就可以用同一种型号的GAL器件实现器件实现PAL器件所有器件所有各种输出电路的工作模式。各种输出电路的工作模式。2022-5-8阜师院数科院(8-34) 8.4.1GALGAL器件的电路结构器件的电路结构逻辑宏单元输入/输出口输入口时钟信号

30、输入三态控制可编程与阵列固定或阵列GAL16V82022-5-8阜师院数科院(8-35) GAL16V8有一个有一个3264位的可编程与逻辑阵位的可编程与逻辑阵列列,8个个OLMC,10个输入缓冲器个输入缓冲器,8个三态输出缓冲器个三态输出缓冲器和和8个反馈个反馈/输入缓冲器。与逻辑的每个交叉点上设输入缓冲器。与逻辑的每个交叉点上设有有E2COMS编程单元。编程单元。下图是由三个编程单元构成下图是由三个编程单元构成的与门。的与门。图中假定图中假定T2、 T4的浮置栅上没有负电荷，而的浮置栅上没有负电荷，而T6的浮的浮置栅上存储了足够的负电荷，则置栅上存储了足够的负电荷，则T2、 T4导通而导通

31、而T6截截止。因此，止。因此，A、B和和P是连接的，是连接的，C和和P是没连接的。是没连接的。P=A+B=AB2022-5-8阜师院数科院(8-36)组成或逻辑阵列的组成或逻辑阵列的8个或门分别包含于个或门分别包含于8个个OLMC中，中，它们和与逻辑阵列的连接是固定的。它们和与逻辑阵列的连接是固定的。GAL16V8GAL16V8编程单元的地址分配编程单元的地址分配移位寄存器移位寄存器S SDIDIS SDODOS SCLKCLKPT63PT63PT32PT32PT31PT31PT0PT0阵列阵列电子标签电子标签阵列阵列电子标签电子标签保留地址空间保留地址空间 （用户不能用）（用户不能用）结构控

32、制字结构控制字保密单元保密单元 备用备用 整体擦除整体擦除0 032323333595960606161626263633161行是一位加密单行是一位加密单元。这一位被编程元。这一位被编程后，将不能对与阵后，将不能对与阵列作进一步的编程列作进一步的编程或读出验证。只有或读出验证。只有整体擦除时，才能整体擦除时，才能将它擦除。电子标将它擦除。电子标签的内容不受加密签的内容不受加密单元影响。单元影响。32行电子标签，行电子标签，供用户存放各种供用户存放各种备查信息。如器备查信息。如器件编号、电路名件编号、电路名称等。称等。2022-5-8阜师院数科院(8-37) GAL16V8GAL16V8的管脚

33、及命名图的管脚及命名图1 2 3 4 5 6 7 8 9 1020 19 18 17 16 15 14 13 12 11IO/CLKI1I2I3I4I5I6I7I8GNDVccI/O7I/O6I/O5I/O4I/O3I/O2I/O1I/O0I9/OEGAL16V82022-5-8阜师院数科院(8-38) 8.4.2GAL8.4.2GAL器件的输出逻辑宏单元器件的输出逻辑宏单元(OLMC)(OLMC)积项禁止位积项禁止位32位位XOR(n )4位SYN1位结构控制位结构控制位AC(1)8位位AC(0)1位XOR(n )4位积项禁止位积项禁止位32位位PT63PT32PT31PT082位13 14

34、 1512121314151617181917 18 1916 OLMC中包含一个或门、一个中包含一个或门、一个D触发器和由触发器和由4个个数据选择器及一些门电路组成的控制电路。数据选择器及一些门电路组成的控制电路。图中的图中的AC0，AC1（n）、）、XOR（n）都是结构控制）都是结构控制字中的一位数据，通过对结构控制字编程，可以设字中的一位数据，通过对结构控制字编程，可以设定定OLMC的工作模式。的工作模式。 GAL16V8的结构控制字的结构控制字Synachronous同步同步2022-5-8阜师院数科院(8-39)结构控制字：结构控制字： GAL16V8的各种配置是由结构控制字来控制的

35、。的各种配置是由结构控制字来控制的。结构控制字如图结构控制字如图8.4.5所示。图中所示。图中XOR（n）和）和AC1（n）字段下面的数字（对应）字段下面的数字（对应n）分别表示它们控制该）分别表示它们控制该器件中各个器件中各个OLMC的输出引脚号。的输出引脚号。结构控制字各位功能如下：结构控制字各位功能如下：1）同步位）同步位SYN 该位用以确定该位用以确定GAL器件具有器件具有组合型输出组合型输出能力还是能力还是寄存寄存器型输出器型输出能力。当能力。当SYN=1时，具有组合型输出能力；当时，具有组合型输出能力；当SYN=0时，具有寄存器型输出能力。此外，对时，具有寄存器型输出能力。此外，对

36、GAL16V8中的中的OLMC（12）和）和OLMC（19），），SYN代替代替AC0，SYN代替代替AC1（m）作为）作为FMUX的输入信号。的输入信号。2）结构控制位）结构控制位AC0 这一位对于这一位对于8个个OLMC是公共的，它与各个是公共的，它与各个OLMC（n）各自的各自的AC1（n）配合，控制）配合，控制OLMC（n）中的各个多路开关。）中的各个多路开关。 2022-5-8阜师院数科院(8-40)3）结构控制位）结构控制位AC1共有共有8位，每个位，每个OLMC（n）有单独的）有单独的AC1（n）。）。4）极性控制位）极性控制位XOR（n） 通过通过OLMC中间的异或门，控制逻辑

37、操作结果的输出中间的异或门，控制逻辑操作结果的输出极性：极性：XOR（n）=0时，输出信号低电平有效；时，输出信号低电平有效；XOR（n）=1时，输出信号高电平有效。时，输出信号高电平有效。5）乘积项（）乘积项（PT）禁止位）禁止位 共共64位，分别控制逻辑图中与门阵列的位，分别控制逻辑图中与门阵列的64个乘积项个乘积项（PT0PT63），以便屏蔽某些不用的乘积项。），以便屏蔽某些不用的乘积项。通过对结构控制字的编程，便可控制通过对结构控制字的编程，便可控制GAL的工作方式。的工作方式。2022-5-8阜师院数科院(8-41) 或门有或门有8个输入端，它们来自与逻辑阵列的输出，个输入端，它们来

38、自与逻辑阵列的输出，在或门的输出端能产生不超过在或门的输出端能产生不超过8项的与项的与-或逻辑函数。或逻辑函数。异或门用于控制输出函数的极性。异或门用于控制输出函数的极性。 输出电路的结构形式受输出电路的结构形式受4个数据选择器控制。个数据选择器控制。 当当XOR（n）=1时，异或门的输出和或门的输时，异或门的输出和或门的输出相位相反。出相位相反。 当当XOR（n）=0时，异或门的输出和或门的输时，异或门的输出和或门的输出同相；出同相； 输出数据选择器输出数据选择器OMUX是是2选选1数据选择器，它数据选择器，它根据根据AC0和和AC1（n）的状态决定）的状态决定OLMC是工作在是工作在组合输

39、出模式组合输出模式还是还是寄存器输出模式。寄存器输出模式。2022-5-8阜师院数科院(8-42)输出数据选择器输出数据选择器OMUX是是2选选1数据选择器，它数据选择器，它根据根据AC0和和AC1（n）的）的状态决定状态决定OLMC是工作是工作在在组合输出模式组合输出模式还是还是寄寄存器输出模式。存器输出模式。AC0=0，AC1（n）=1时时G2输出为输出为1，OMUX选中触发器一路，故为选中触发器一路，故为寄存器输出形式；寄存器输出形式；ACO和和AC1（n）的其它组合）的其它组合G2输出为输出为0，OMUX选选中异或门输出一路，故中异或门输出一路，故为组合逻辑输出。为组合逻辑输出。202

40、2-5-8阜师院数科院(8-43)乘积项数据选择器乘积项数据选择器PTMUX也是也是2选选1数据数据选择器，它根据选择器，它根据ACO、AC1（n）的状态决定来）的状态决定来自与逻辑阵列的第一乘自与逻辑阵列的第一乘积项是否为或门的一个积项是否为或门的一个输入输入。当当G1输出为输出为1时，时，第一乘积项经过第一乘积项经过PTMUX加到或门的输加到或门的输入入；而；而G1输出为输出为0时，第时，第一乘积项不作为或门的一乘积项不作为或门的一个输入。一个输入。2022-5-8阜师院数科院(8-44)三态数据选择器三态数据选择器TSMUX是是4选选1数据选择器，用数据选择器，用来控制输出端三态缓冲来控

41、制输出端三态缓冲器的工作状态。它根据器的工作状态。它根据AC0、ACI（n）的状态）的状态从从VCC、地、地、OE和来自和来自与逻辑阵列的第一项当与逻辑阵列的第一项当中选择一个中选择一个作为输出三作为输出三态缓冲器的控制信号态缓冲器的控制信号，如表如表8.4.1所示。所示。AC0 AC1（n）TSMUX的输的输出出 工作状态工作状态 0 0 VCC 工作态工作态 0 1 地电平地电平 高阻态高阻态 1 0 OEOE=1为工作态为工作态OE=0为高阻态为高阻态 1 1 第一乘积项第一乘积项取值为取值为1，工作态，工作态取值为取值为0，高阻态，高阻态2022-5-8阜师院数科院(8-45)AC0*

42、 AC1（n） AC1（m）*反馈信号来源反馈信号来源 1 0 本单元触发器本单元触发器Q端端 1 1 本单元本单元I/O端端 0 1邻级（邻级（m）输出）输出 0 0 地电平地电平在在OLMC（12）和）和OLMC（19）中）中SYN代替代替AC0，SYN代替代替AC1（m）反馈数据选择器反馈数据选择器FMUX是是8选选1数据选数据选择器，但输入信号只择器，但输入信号只有有4个。它的作用是根个。它的作用是根据据ACO、AC1（n）和和AC（m）的状态从）的状态从触发器的触发器的Q端、端、I/O（n）端、邻级输出和）端、邻级输出和地电平中选择一个作地电平中选择一个作为反馈信号接回到与为反馈信号

43、接回到与逻辑阵列的输入，如逻辑阵列的输入，如表表4.4.2所示。这里的所示。这里的（m）是相邻）是相邻OLMC的编号。的编号。2022-5-8阜师院数科院(8-46) OLMC的工作模式有表的工作模式有表8.4.3中列出的中列出的5种，它们由结种，它们由结构控制字中的构控制字中的SYN、AC0、AC1（n）、）、XOR（n）的）的状态指定。状态指定。SYNAC0AC1（n）XOR（n）工作模式工作模式 输出极性输出极性 备备 注注101/专用输入专用输入 /1和和11脚为输入，三态脚为输入，三态门禁止门禁止100 0 专用组合专用组合输出输出低电平有效低电平有效1和和11数据输入数据输入三态门

44、选通三态门选通 1高电平有效高电平有效1 11 0反馈组合反馈组合输出输出低电平有效低电平有效1和和11数据输入，选通数据输入，选通第一项，反馈第一项，反馈I/O 1高电平有效高电平有效011 0时序电路时序电路组合输出组合输出低电平有效低电平有效1接接CLK，11接接OE，有另一个寄存器出有另一个寄存器出 1高电平有效高电平有效0 10 0寄存器输寄存器输出出低电平有效低电平有效1接接CLK，11接接OE 1高电平有效高电平有效2022-5-8阜师院数科院(8-47) 当当SYN=1、AC0=0、AC1（n）=1时，时，OLMC（n）工作在）工作在专用输入模式专用输入模式，简化电路结构如图，

45、简化电路结构如图8.4.6（a）所示。因为这时输出端的三态缓冲器为）所示。因为这时输出端的三态缓冲器为禁止态，所以禁止态，所以I/O（n）只能作输入端使用。这时）只能作输入端使用。这时加到加到I/O（n）上的输入信号作为相邻）上的输入信号作为相邻OLMC的的“来自邻级输出（来自邻级输出（m）”信号经过邻级的信号经过邻级的FMUX接到与逻辑阵列的输入上。接到与逻辑阵列的输入上。2022-5-8阜师院数科院(8-48)当当SYN=1，AC0=0、AC1（n）=0时，时，OLMC工作在工作在专用组合专用组合输出输出模式，简化的电路结构如图模式，简化的电路结构如图8.4.6(b)所示。这时输出三态缓所

46、示。这时输出三态缓冲器处于选通状态冲器处于选通状态,异或门的输异或门的输出经出经OMUX送到三态缓冲器送到三态缓冲器.因因为输出缓冲器是一个反相器为输出缓冲器是一个反相器,所所以以XOR(n)=0时输出的组合逻辑时输出的组合逻辑函数为低电平有效函数为低电平有效,而而XOR(n)=1时为高电平有效时为高电平有效.由于相邻由于相邻OLMC的的AC1(m)也是也是0,故反馈故反馈选择器的输出为地电平选择器的输出为地电平,即没有即没有反馈信号。反馈信号。2022-5-8阜师院数科院(8-49)当当SYN=1、AC0=1、AC1=1时，时，OLMC工作在工作在反馈组合输出反馈组合输出模式，简化电路结构如

47、图模式，简化电路结构如图8.4.6（c）所示。它与专用组合输）所示。它与专用组合输出模式的区别在于三态缓冲器出模式的区别在于三态缓冲器是由第一乘积项选通的是由第一乘积项选通的,而且而且输出信号经过输出信号经过FMUX又反馈到又反馈到与逻辑阵列的输入线上。与逻辑阵列的输入线上。当当SYN=0、AC0=1、AC1=1时时，OLMC（n）工作工作在时序电路中的组合在时序电路中的组合输出模式输出模式。这时。这时GAL16V8构成一个时序逻辑电路，构成一个时序逻辑电路，这个这个OLMC（n）是时序）是时序电路中的组合逻辑部分的电路中的组合逻辑部分的输出，而其余的输出，而其余的7个个OLMC中至少会有一个

48、是中至少会有一个是寄存器输出模式。由图寄存器输出模式。由图8.4.6（d）可见，在这种）可见，在这种模式下，异或门的输出不模式下，异或门的输出不经过触发器而直接送往输经过触发器而直接送往输出端。输出三态缓冲器由出端。输出三态缓冲器由第一乘积项选通。输出信第一乘积项选通。输出信号经号经FMUX反馈到与逻辑反馈到与逻辑阵列上。阵列上。2022-5-8阜师院数科院(8-50)当当SYN=0、AC0=1、AC1（n）=0时，时，OLMC（n）工作在）工作在寄存器输寄存器输出模式出模式，简化电路如图，简化电路如图8.4.6(e)所示。所示。这时异或门的输出作为这时异或门的输出作为D触发器的触发器的输入，

49、触发器的输入，触发器的Q端经三态缓冲器端经三态缓冲器送至输出端。三态缓冲器由外加的送至输出端。三态缓冲器由外加的OE信号控制。反馈信号来自信号控制。反馈信号来自Q端。端。时钟信号由时钟信号由1脚输入，脚输入，11脚接三态脚接三态控制信号控制信号OE。综上所述，只要给综上所述，只要给GAL器器件写入不同的结构控制字，件写入不同的结构控制字，就可以得到不同类型的输出就可以得到不同类型的输出电路结构。这些电路结构完电路结构。这些电路结构完全可以取代全可以取代PAL器件的各种器件的各种输出电路结构。输出电路结构。2022-5-8阜师院数科院(8-51)8.4.4 8.4.4 可编程通用阵列逻辑可编程通

50、用阵列逻辑GALGAL GAL16V8 -15 L P I 器件名称器件名称：GAL16V8/A/B GAL20V8/A/B GAL18V10 GAL22V10 GAL26CV12 GAL20RA10 GAL39V8 ispGAL16V8P(塑封双列直插) D(陶瓷双列直插) R(塑封无引线托架) J(陶瓷无引线托架)封装封装：空白(075C) I (-40 85C) M(-55125C)温度温度：L(低功耗) Q(1/4功耗)功耗：-15 (15ns) -25 (25ns)速度速度：2022-5-8阜师院数科院(8-52) 8.4.3 GAL8.4.3 GAL的输入特性和输出特性的输入特性和

51、输出特性 在在GAL器件的每个输入端都设置有图器件的每个输入端都设置有图8.4.7所示的所示的输入缓冲器电路输入缓冲器电路。图中的。图中的T2、 T3 、T4 、T5组成两级组成两级CMOS反相器，它们将输入端的反相器，它们将输入端的A变换为一对内部变换为一对内部标准电平的标准电平的A和和A信号送往内部电路，并使输入端信号送往内部电路，并使输入端与内部电路隔离。扩散电阻与内部电路隔离。扩散电阻R和电容和电容C组成噪声滤组成噪声滤波电路。这个电路能有效地抑制加到输入端上的白波电路。这个电路能有效地抑制加到输入端上的白噪声型噪声电压。噪声型噪声电压。2022-5-8阜师院数科院(8-53) 接在输

52、入端的接在输入端的T1是是N沟道增强型沟道增强型MOS管，它和电阻管，它和电阻R构成静电保护电路。构成静电保护电路。T1的栅极接地，在输入电压的正常的栅极接地，在输入电压的正常工作范围内不会导通。由于在制作工作范围内不会导通。由于在制作T1的漏区时采用了特的漏区时采用了特殊的磷注入方式，因而当它的漏源电压达到殊的磷注入方式，因而当它的漏源电压达到23V时将在时将在漏源间产生非破坏性击穿，在反相器的漏极与地之间形漏源间产生非破坏性击穿，在反相器的漏极与地之间形成一个低内阻通道，使输入电压大部分降到电阻成一个低内阻通道，使输入电压大部分降到电阻R上，上，从而有效地保护了从而有效地保护了T2和和 T

53、3的栅极不被击穿。的栅极不被击穿。 GAL是一种较为理想的高输入阻抗器件，在正常是一种较为理想的高输入阻抗器件，在正常的输入电压范围内，输入端的漏电流不超过的输入电压范围内，输入端的漏电流不超过10A。而且内部的输入电路还具有滤除噪声和静电防护功而且内部的输入电路还具有滤除噪声和静电防护功能能。 未使用的输入端不应悬空，可接电源或接地。未使用的输入端不应悬空，可接电源或接地。2022-5-8阜师院数科院(8-54) 图图8.4.8是是GAL的输出缓冲器电路结构图。它除了具的输出缓冲器电路结构图。它除了具备一般三态输出缓冲器特点以外，还有两个突出特点。备一般三态输出缓冲器特点以外，还有两个突出特

54、点。第一个特点是，不会产生第一个特点是，不会产生CMOS电路的锁定效应；第电路的锁定效应；第二个特点是，具有二个特点是，具有“软开关特性软开关特性”当数据输入端由当数据输入端由0变为变为1的过程中的过程中T1首先导通，而首先导通，而T2导通在后，从而削弱导通在后，从而削弱了动态脉冲电流的峰值。了动态脉冲电流的峰值。 在在VCC=5V的条件的条件下，只要负载电阻下，只要负载电阻不小于不小于200，便可，便可保证输出的高电平保证输出的高电平在在2.9V以上以上。 当当VCC=5V，VOL=0时，输出电时，输出电阻仅为阻仅为5 左右。左右。2022-5-8阜师院数科院(8-55)8.5可擦除的可编程

55、逻辑器件可擦除的可编程逻辑器件(EPLD) 8.5.1 EPLD的基本结构和特点的基本结构和特点 EPLD是继是继PAL、GAL之后推出的一种可编程逻辑之后推出的一种可编程逻辑器件。它采用器件。它采用CMOS和和UVEPROM工艺制作，集程度工艺制作，集程度比比GAL器件高得多，其产品多属于高密度器件高得多，其产品多属于高密度PLD。 与与PAL和和GAL相比，相比，EPLD有以下几个特点。有以下几个特点。 1、因为采用了、因为采用了UVEPROM工艺，叠栅注入工艺，叠栅注入MOS管管作为编程单元，所以不仅可靠性高、可改写，而且作为编程单元，所以不仅可靠性高、可改写，而且集程度高、造价便宜集程

56、度高、造价便宜。目前。目前EPLD产品集程度最高已产品集程度最高已达达1万门以上。万门以上。 2、输出部分采用了类似于、输出部分采用了类似于GAL器件的可编程的输器件的可编程的输出逻辑宏单元。出逻辑宏单元。EPLD的的OLMC不仅吸收了不仅吸收了GAL器件器件输出电路结构可编程的优点、而且还增加了输出电路结构可编程的优点、而且还增加了OLMC中中触发器的预置数和异步置零功能。因此，触发器的预置数和异步置零功能。因此，EPLD的的OLMC要比要比GAL中的中的OLMC有更大的使用灵活性有更大的使用灵活性。2022-5-8阜师院数科院(8-56) 3、为了提高与、为了提高与-或逻辑阵列中乘积项的利

57、用率，有或逻辑阵列中乘积项的利用率，有些些EPLD的或逻辑阵列部分也引入了可编程逻辑结构。的或逻辑阵列部分也引入了可编程逻辑结构。ATMEL公司生产的公司生产的EPLD产品产品AT22V10，它的基本结构形式和它的基本结构形式和PAL、GAL器件类似，器件类似，仍仍由可编程的与阵列、由可编程的与阵列、固定的或逻辑阵列和固定的或逻辑阵列和输出逻辑宏单元组成输出逻辑宏单元组成。图中每个引脚的两个图中每个引脚的两个标号中标号中前一个是双列前一个是双列直插式封装形式下的直插式封装形式下的标号标号，后一个是表面后一个是表面安装式封装下的标号安装式封装下的标号。2022-5-8阜师院数科院(8-57)8.

58、5.2EPLD的与的与-或逻辑阵列或逻辑阵列 在在GAL器件的与器件的与-或逻辑阵列中或逻辑阵列中,每个或门输入的一每个或门输入的一组乘积项数目是固定的组乘积项数目是固定的,而且在许多情况下每一组数目而且在许多情况下每一组数目又是相等的。但由于需要产生的与又是相等的。但由于需要产生的与-或逻辑函数所包含或逻辑函数所包含的乘积项各不相同，因而与或阵列的乘积项就得不到的乘积项各不相同，因而与或阵列的乘积项就得不到充分的利用。为了克服这种局限性充分的利用。为了克服这种局限性,在在EPLD的与的与-或逻或逻辑阵列上作了一些改进。辑阵列上作了一些改进。 1、在大多数的、在大多数的EPLD中与中与-或逻辑

59、阵列每一组乘积或逻辑阵列每一组乘积项的数目不完全相等，这样既便于产生不同项数的与项的数目不完全相等，这样既便于产生不同项数的与-或逻辑函数，又有利于提高乘积项的利用率。或逻辑函数，又有利于提高乘积项的利用率。 2、在有的、在有的EPLD中，将每一组乘积项分作两部分，中，将每一组乘积项分作两部分，产生两个与产生两个与-或逻辑函数，然后通过编程使这两部分或逻辑函数，然后通过编程使这两部分既可以单独地送到输出逻辑电路，又可以组合在一既可以单独地送到输出逻辑电路，又可以组合在一起产生一个项数更多的与起产生一个项数更多的与-或逻辑函数，如图或逻辑函数，如图8.5.2。2022-5-8阜师院数科院(8-5

60、8) 3、采用乘积项共享的可编程结构，如图、采用乘积项共享的可编程结构，如图8.5.3所示。所示。 图中每组乘积项都分成两部分，通过编程可以将图中每组乘积项都分成两部分，通过编程可以将这两部分相加，产生一个含这两部分相加，产生一个含8个乘积项的与个乘积项的与-或逻辑或逻辑函数，也可以分别为相邻一组所共享，与相邻一组函数，也可以分别为相邻一组所共享，与相邻一组乘积项共同组成一个项数更多的与乘积项共同组成一个项数更多的与-或逻辑函数。或逻辑函数。采用这种与采用这种与-或阵列结构的或阵列结构的EPLD有有ALTERA公司公司的的EP512等等。2022-5-8阜师院数科院(8-59) 8.5.3EP