基本单元电路chap4-2

1、CMOSCMOS组合逻辑门的设计组合逻辑门的设计CMOS组合逻辑门的设计. 2本章重点本章重点深入讨论深入讨论CMOS逻辑系列逻辑系列静态和动态、传输晶体管、无比和有静态和动态、传输晶体管、无比和有比逻辑比逻辑优化逻辑门的面积、速度、能量或稳定性优化逻辑门的面积、速度、能量或稳定性低功耗高性能的电路设计技术低功耗高性能的电路设计技术CMOS组合逻辑门的设计. 31 1 引言引言组合电路组合电路(非再生电路非再生电路)的特点的特点时序电路时序电路(再生电路再生电路)的特点的特点评价一个逻辑门的设计指标评价一个逻辑门的设计指标不同的应用会有不同的重点指标不同的应用会有不同的重点指标Output =

2、 f(In) Output = f(In, Previous In)CombinationalLogicCircuitOutInCombinationalLogicCircuitOutInState(a)(a)组合电路组合电路 (b)(b)时序电路时序电路CMOS组合逻辑门的设计. 42 2 静态静态CMOSCMOS设计设计静态静态CMOS 每一时刻每个门的输出通过一个低阻路径连到每一时刻每个门的输出通过一个低阻路径连到VDD或或VSS上上同时在任何时候该门的输出即为该电路实现的布尔函数值同时在任何时候该门的输出即为该电路实现的布尔函数值动态动态CMOS 把信号值暂时存放在高阻抗电路节点的电容

3、上把信号值暂时存放在高阻抗电路节点的电容上所形成的门比较简单且比较快速所形成的门比较简单且比较快速对噪声敏感程度增加对噪声敏感程度增加本节讨论的静态电路类型的设计：本节讨论的静态电路类型的设计：互补互补CMOS有比逻辑有比逻辑(伪伪NMOS和和DCVSL)传输管逻辑传输管逻辑CMOS组合逻辑门的设计. 52.1 2.1 互补互补CMOSCMOS概念：概念：静态静态CMOS门是上拉网络门是上拉网络(PUN)和下拉网络和下拉网络(PDN)的组合的组合PUN和和PDN网络是以相互排斥的方式构成的网络是以相互排斥的方式构成的在稳定状态时输出节点总是一个低阻节点在稳定状态时输出节点总是一个低阻节点VDD

4、F(In1,In2,InN)In1In2InNIn1In2InNPUNPDN由由PMOS管构成管构成上拉网络：每当上拉网络：每当F(In1,In2,InN) = 1时，它时，它将提供一条在输出和将提供一条在输出和VDD之间的通路之间的通路 由由NMOS管构成管构成下拉网络：每当下拉网络：每当F(In1,In2,InN) = 0时，它时，它将提供一条在输出和将提供一条在输出和GND之间的通路之间的通路CMOS组合逻辑门的设计. 6 在构成在构成PUN和和PDN网络时应当记住以下几点：网络时应当记住以下几点：晶体管可以看成是由其栅信号控制的开关晶体管可以看成是由其栅信号控制的开关PDN由由NMOS

5、器件构成，而器件构成，而PUN由由PMOS器件构成。理由是器件构成。理由是NMOS管产生管产生“强零强零”而而PMOS管产生管产生“强强1”(b) (b) 利用利用NMOSNMOS和和PMOSPMOS开关下拉一个节点开关下拉一个节点VDDVDD 0PDN0 VDDCLCLPUNVDD0 VDD - VTnCLVDDVDDVDD |VTp|CLSDSDVGSSSDDVGS(a) (a) 利用利用NMOSNMOS和和PMOSPMOS开关上拉一个节点开关上拉一个节点CMOS组合逻辑门的设计. 7NMOS逻辑规则：逻辑规则：串联器件实现串联器件实现AND操作，并联器件实现操作，并联器件实现OR操作操作

6、 PMOS逻辑规则：串联器件实现逻辑规则：串联器件实现NOR操作，并联器件实现操作，并联器件实现NAND操作操作PUN和和PDN 是对偶网络是对偶网络互补门在本质上是反相的互补门在本质上是反相的 (NAND, NOR, XNOR)实现一个具有实现一个具有N个输入的逻辑门所需要的晶体管数目为个输入的逻辑门所需要的晶体管数目为2N(a) (a) 串联串联 (b) (b) 并联并联ABBA ABBA CMOS组合逻辑门的设计. 8例例1 1 两输入两输入NANDNAND门门ABABABF001011101110ABVDDBACMOS组合逻辑门的设计. 9例例2 CMOS2 CMOS复合门的综合复合门

7、的综合DABC)CB(ADF DABCVDDCMOS组合逻辑门的设计. 10互补互补CMOSCMOS门的静态特性门的静态特性ABABM1M2M3M4CintVGS1 = VBVGS2 = VA VDS1DDSSBAF 0.5 m/0.25 m NMOS0.75 m /0.25 m PMOSweakerPUN0123012 A A，B :0B :01 1 B=1B=1，A:0A:01 1 A=1A=1，B:0B:01 1代表很代表很强的上拉；强的上拉；和的和的PUN较弱较弱 和之和之间的差别间的差别主要来自主要来自于内部节于内部节点点int的状的状态态DC电压传输特性与数据输入模式有关电压传输特

8、性与数据输入模式有关q阈值电压阈值电压 M M2 2比比M M1 1高的原因是由于体效应高的原因是由于体效应 ( ( ) )VTn2 = VTn0 + ( (|2 F| + Vint) - |2 F|) since VSB of M2 is not zero (when VB = 0) due to the presence of CintVTn1 = VTn0CMOS组合逻辑门的设计. 11互补互补CMOSCMOS门的传播延时门的传播延时传播延时也取决于输入模式传播延时也取决于输入模式1.由低到高的翻转由低到高的翻转2个个P管都导通，延时为管都导通，延时为 0.69 (Rp/2) CL只有只

9、有1个个P管导通，延时为管导通，延时为 0.69 Rp CL2.由高到低的翻转由高到低的翻转2个个N管都导通，延时为管都导通，延时为 0.69 (2Rn) CL增加串联的器件会使电路变慢，因而器件增加串联的器件会使电路变慢，因而器件必须设计得较宽以避免性能下降必须设计得较宽以避免性能下降对于对于NAND门，门，NMOS器件设计成器件设计成2倍宽，倍宽，PMOS器件不变器件不变CLARnRpRpBRnCintBA图图6.8 6.8 两输入两输入NANDNAND门的等效门的等效RCRC模型模型CMOS组合逻辑门的设计. 12例例6.3 6.3 延时取决于输入模式延时取决于输入模式A=B=10A=1

10、, B=10A=10, B=1time, psecVoltage, V输入数据模式输入数据模式延时延时(ps)A=B=0169A=1, B=0162A= 01, B=150A=B=1035A=1, B=1076A= 10, B=1572输入输入NAND门门NMOS = 0.5 m/0.25 mPMOS = 0.75 m/0.25 mCL = 10 fF估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数据模式据模式CMOS组合逻辑门的设计. 13确定确定NAND和和NOR门中晶体管的尺寸门中晶体管的尺寸CLBRnARpBRpA

11、RnCintBRpARpARnBRnCLCint22221144利用利用NAND实现比用实现比用NOR实现更好实现更好 确定复合门的尺寸使它的最坏延时近似等于反相器确定复合门的尺寸使它的最坏延时近似等于反相器(PMOS(PMOS为为2 2，NMOSNMOS为为1), 1), 不考虑器件增大对不考虑器件增大对C CL L的影响的影响CMOS组合逻辑门的设计. 14思考题思考题6.1 6.1 确定互补确定互补CMOSCMOS门中晶体管的尺寸门中晶体管的尺寸DABDAB122244886366 CBADOUT CC扇入的影响扇入的影响CMOS组合逻辑门的设计. 15CMOS组合逻辑门的设计. 16假

12、设所有的假设所有的NMOS器件具有相同的尺寸，器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)扇入的影响扇入的影响CLAR5C3AR6BR7CR8DBC2CC1DR4R3R2R1F分布分布RC模型模型(Elmore延时延时)tpHL = 0.69 (R1C1+(R1+R2) C2 +(R1+R2+R3) C3+(R1+R2+R3+R4) CL)注意：注意：M1的电阻出现在所有项中，这使该器的电阻出现在所有项中，这使该器件试图最小化延时的时候显得尤为重要件试图最小化延时的时候显得尤为重要CMOS组合逻辑门的设计. 17例例6.4 6.4 一个四输入互补一个四

13、输入互补CMOS NANDCMOS NAND门门手工分析的目的不是要提供传播延时完全精确的预测，而是要给出手工分析的目的不是要提供传播延时完全精确的预测，而是要给出一个什么因素会影响延时的直观认识并帮助初步确定晶体管的尺寸一个什么因素会影响延时的直观认识并帮助初步确定晶体管的尺寸VDDGND in1 in2 in3 in4OutCMOS组合逻辑门的设计. 18注意：应该避免扇入大于或等于注意：应该避免扇入大于或等于4扇入的平方扇入的平方函数函数扇入的线性扇入的线性函数函数t tp p与扇入的关系与扇入的关系互补互补CMOS的缺点的缺点晶体管数目为晶体管数目为2N，明显增加了它的实现面积，明显增

14、加了它的实现面积互补互补CMOS门的传播延时随扇入数迅速增加门的传播延时随扇入数迅速增加一个门的一个门的无负载本征延时无负载本征延时在最坏情况下是扇入数的二次函数在最坏情况下是扇入数的二次函数tpHLtpLHCMOS组合逻辑门的设计. 19大扇入时的设计技术大扇入时的设计技术1.调整晶体管尺寸调整晶体管尺寸当心当心“自载效应自载效应”只有当负载以扇出为主时放大尺寸才起作用只有当负载以扇出为主时放大尺寸才起作用2.逐级加大晶体管尺寸逐级加大晶体管尺寸降低了起主要作用的电阻，同时使得电容的增加保持在一定的范降低了起主要作用的电阻，同时使得电容的增加保持在一定的范围内围内缺点：版图复杂缺点：版图复杂

15、InNCLC3C2C1In1In2In3M1M2M3MN分布分布RC线线M1 M2 M3 MN(最靠近输出的晶体管尺寸最小最靠近输出的晶体管尺寸最小)缺点：画实际的版图困难缺点：画实际的版图困难可以使延时可以使延时减少减少20% 以上以上; 但随工艺特但随工艺特征尺寸的减征尺寸的减小，这种方小，这种方法的收益也法的收益也在减小。在减小。CMOS组合逻辑门的设计. 203.重新安排输入重新安排输入关键信号和关键路径的概念关键信号和关键路径的概念把关键路径上的晶体管靠近门的输出端可以提高速度把关键路径上的晶体管靠近门的输出端可以提高速度C2C1In1In2In3M1M2M3CLC2C1In3In2

16、In1M1M2M3CLcritical pathcritical path10111101chargedchargedchargedchargeddischargeddischarged延时取决于延时取决于C CL L, C, C1 1和和C C2 2放电放电所需要的时间所需要的时间延时取决于延时取决于C CL L放电所需要的放电所需要的时间时间CMOS组合逻辑门的设计. 214.重组逻辑结构重组逻辑结构可能降低对扇入的要求，从而减少门的延时可能降低对扇入的要求，从而减少门的延时F = ABCDEFGHCMOS组合逻辑门的设计. 22CMOS组合逻辑门的设计. 235. 加入加入buffer

17、采用加入采用加入bufferbuffer将多扇入和大扇出隔离开，将多扇入和大扇出隔离开，从而减少门的延时从而减少门的延时CLCLtp与扇出的关系与扇出的关系tpNOR2tp (psec)eff. fan-out假设所有的假设所有的门具有相同门具有相同的驱动能力的驱动能力. .tpNAND2tpINVPMOSPMOS器件的迁移器件的迁移率比率比NMOSNMOS器件低器件低，应尽可能避免，应尽可能避免PMOSPMOS器件串联器件串联非门、与非门和或非门的传播延时与扇出的关系曲线非门、与非门和或非门的传播延时与扇出的关系曲线CMOS组合逻辑门的设计. 24tp与扇入、扇出的关系与扇入、扇出的关系 扇

18、入扇入: : 由于同时增加电阻和电容，从而使传播延由于同时增加电阻和电容，从而使传播延时近似呈平方关系增加时近似呈平方关系增加 扇出扇出: : 每增加一个扇出则增加两个栅电容到每增加一个扇出则增加两个栅电容到C CL Ltp = a1FI + a2FI2 + a3FOCMOS组合逻辑门的设计. 25互补互补CMOS CMOS 特点特点对偶拓扑，对偶拓扑，n 个输入端的门个输入端的门需要需要2n 个管个管； 设计快，可综合设计快，可综合，可实现所有的逻辑功能，可实现所有的逻辑功能 逻辑电平与器件的相对尺寸无关，即逻辑电平与器件的相对尺寸无关，即“ 无比逻辑无比逻辑” ； 从电源到地全摆幅，鲁棒性

19、好、噪声容限大；从电源到地全摆幅，鲁棒性好、噪声容限大；（但它也会产（但它也会产 生高的噪声）生高的噪声） 改变电源电压可提高噪声容限或降低功耗；改变电源电压可提高噪声容限或降低功耗； 稳态时总存在一条路径通向稳态时总存在一条路径通向Vdd 或或Gnd ；低输出阻抗；低输出阻抗； 极高的输入电阻极高的输入电阻，稳态输入电流几乎为零；输入电容由，稳态输入电流几乎为零；输入电容由PMOS 和和 NMOS组成；组成； 稳态时在电源和地之间无直接通路稳态时在电源和地之间无直接通路; 无静态功耗；无静态功耗； 传播延时与负载电容及晶体管的电阻有关；传播延时与负载电容及晶体管的电阻有关；输出的上升下降时间

20、不输出的上升下降时间不同同 ，改变尺寸可调整开关阈值或晶体管电阻，可使上升下降时间接近；，改变尺寸可调整开关阈值或晶体管电阻，可使上升下降时间接近； NAND 、NOR门较快，门较快，MUX、XOR较慢较慢 延时与扇出和扇入数有关：延时与扇出和扇入数有关：（ FI 4 时延时显著增加时延时显著增加 ）CMOS组合逻辑门的设计. 26tp = a1FI + a2FI2 + a3FO优化性能优化性能不同层次的优化不同层次的优化/ /选择：选择：（1 1）选择工艺）选择工艺 CMOS CMOS、双极型、双极型、BiCMOSBiCMOS、GaAsGaAs、超导、超导（2 2）逻辑级优化）逻辑级优化 逻

21、辑深度、电路拓扑、扇出、门的复杂性逻辑深度、电路拓扑、扇出、门的复杂性（3 3）电路优化）电路优化 逻辑类型、晶体管尺寸逻辑类型、晶体管尺寸（4 4）物理级优化）物理级优化 实现选择、版图策略实现选择、版图策略（5 5）布（连）线是关键）布（连）线是关键CMOS组合逻辑门的设计. 27逻辑级优化逻辑级优化CMOS组合逻辑门的设计. 28电路拓扑电路拓扑CMOS组合逻辑门的设计. 29技术：技术：去除公共的子表达式去除公共的子表达式可从树结构或输出端开始可从树结构或输出端开始通过工艺映射优化性能通过工艺映射优化性能CMOS组合逻辑门的设计. 30在关键路径上采用在关键路径上采用FI （Fan-i

22、n）少的模块）少的模块与单元库的组成有关与单元库的组成有关电路优化电路优化方法方法：将逻辑门（以及电路）模拟成：将逻辑门（以及电路）模拟成R R、C C以及以及L L的电的电路（网络）路（网络）不同层次的模型：不同层次的模型：（1 1）仅器件的电阻（）仅器件的电阻（dcdc）（2 2）器件电阻和电容（）器件电阻和电容（低频低频）（3 3）器件电阻、器件电容、以及布线电容（）器件电阻、器件电容、以及布线电容（中频中频）（4 4）器件电阻、器件电容、布线电容，以及布线电）器件电阻、器件电容、布线电容，以及布线电 阻（阻（高频高频）（5 5）器件电阻、器件电容、布线电容，布线电阻，）器件电阻、器件电

23、容、布线电容，布线电阻， 以及布线电感（以及布线电感（最高频率最高频率）CMOS组合逻辑门的设计. 31逻辑链的速度优化逻辑链的速度优化 一条逻辑路径的输入电容是第一个门的输入电容，一条逻辑路径的输入电容是第一个门的输入电容，往往是确定的往往是确定的 这条逻辑路径的末端要驱动一些电容负载也是确定这条逻辑路径的末端要驱动一些电容负载也是确定的的 例如例如: : 在在IntelIntel的微处理器中的微处理器中ALUALU的电容负载为的电容负载为0.5pF0.5pF 问题：如何优化问题：如何优化ALUALU路径中的逻辑尺寸来实现最快的路径中的逻辑尺寸来实现最快的速度速度? ? 对于反相器链已经知道

24、如何优化对于反相器链已经知道如何优化 能否延伸到任何能否延伸到任何组合逻辑路径以达到最小的延时组合逻辑路径以达到最小的延时? ?CMOS组合逻辑门的设计. 32确定逻辑链路径中各级的尺寸以优化路径速度确定逻辑链路径中各级的尺寸以优化路径速度CMOS组合逻辑门的设计. 33CMOS组合逻辑门的设计. 34CMOS组合逻辑门的设计. 35p p 代表复合门和简单反相器的本征延时的代表复合门和简单反相器的本征延时的比比不同逻辑类型本征延时的估计，假设具有简单的版图样不同逻辑类型本征延时的估计，假设具有简单的版图样式及固定的式及固定的P P管管/N/N管比管比多输入门比较复杂的结构会使它的本征延时比反

25、相器大多输入门比较复杂的结构会使它的本征延时比反相器大注意：路径的本征延时与路径中的逻辑门类型有关，而注意：路径的本征延时与路径中的逻辑门类型有关，而与它们的尺寸无关与它们的尺寸无关门的类型门的类型P反相器反相器1N输入的输入的NANDnN输入的输入的NORnN路多路开关路多路开关2nXOR，NXORn2n-1CMOS组合逻辑门的设计. 36CMOS组合逻辑门的设计. 37CMOS组合逻辑门的设计. 38CMOS组合逻辑门的设计. 39例例6.5 6.5 复合门的逻辑努力复合门的逻辑努力gNAND=4/3，gNOR5/3ABABABAB2222Cg=4Cunit4411Cg=5CunitAA2

26、1Cg=3Cunit ABA BA 逻辑努力（逻辑努力（Logical effort ）是一个门的）是一个门的I 输入电容和与它具有输入电容和与它具有相同输出电流的反相器的输入电容的比相同输出电流的反相器的输入电容的比Intrins i c DelayEffortDelay12345Fanoutf12345Inverte r :g = 1;p = 12-input N A N D :g = 4/3;p = 2Normali z e d D el ay 直线的斜率为该门的逻辑努力， 它与纵线的交点是门的本征延时CMOS组合逻辑门的设计. 40D = p + h = p + gf定义: patho

27、npathoffpathonCCCbpathonCpathoffCCMOS组合逻辑门的设计. 41单个门的努力: hi = gifi路径电气努力: F = C/Cin路径逻辑努力: G = g1g2gN= gi路径分支努力: B=b1b2Bn= bi总路径努力: H = hi= gi fi = GFB路径延时： D = Sdi = tp0(Spi + Shi /Y)NiiiipfgptDelay10/CMOS组合逻辑门的设计. 42HhN求N-1个偏导数并令它们为0时，可发现当每一级具有相可发现当每一级具有相同的门努力时，沿该路径的具有最小的延时同的门努力时，沿该路径的具有最小的延时:NHh

28、PNHpfgtNjjjp/1每个门的有效扇出（即电气努力）:iighf 门努力: g1f1 = g2f2 = = gNfN路径延时：)(101,jjNjjpNjjppgfpttt最小路径延时最小路径延时：假设对路径进行归一化，即: ginv=1, pinv=1 ，=1CMOS组合逻辑门的设计. 43对于一个给定的负载和给定的第一个门的输入电容可找到最优化的门的数量和优化的门的尺寸NpNHDN/10ln/1/1/1pHHHNDNNNNHh/1使路径延时最小的门努力：CMOS组合逻辑门的设计. 44 计算总路径努力计算总路径努力: H = GBF: H = GBF 确定该路径的门数确定该路径的门数

29、N N 计算门努力计算门努力h= Hh= H1/N1/N 门努力门努力: h: hi i = g= gi if fi i, ,确定每个门的电气努力确定每个门的电气努力 计算每个门的输入和输出负载，确定尺寸计算每个门的输入和输出负载，确定尺寸: : C Cinin = C = Coutout/f/fCMOS组合逻辑门的设计. 45计算组合逻辑链上每个门的尺寸计算组合逻辑链上每个门的尺寸逻辑链上的每个门的尺寸系数逻辑链上的每个门的尺寸系数S Si i可通过前到后（或后至可通过前到后（或后至前）计算求得。假定一个单位尺寸的门具有与一个最小前）计算求得。假定一个单位尺寸的门具有与一个最小反相器相同的驱

30、动能力。根据逻辑努力的定义，该门的反相器相同的驱动能力。根据逻辑努力的定义，该门的输入电容为反相器输入电容输入电容为反相器输入电容C Crefref的的g g倍。若逻辑链中第一倍。若逻辑链中第一个门的尺寸系数为个门的尺寸系数为S S1 1, ,则该链的输入电容则该链的输入电容C Cg1g1等于等于g g1 1S S1 1C Crefref则第一个门的负载总电容为则第一个门的负载总电容为b b1 1g g2 2S S2 2C Crefref, ,根据等效扇出定义：根据等效扇出定义：f f1 1= b= b1 1g g2 2S S2 2C Cr e fr e f/ g/ g1 1S S1 1C C

31、r e fr e f= = b b1 1g g2 2S S2 2/g/g1 1S S1, 1, 推出推出S S2 2f f1 1g g1 1S S1/1/b b1 1g g2 2 =h=h1 1S S1 1/b/b1 1g g2 2同理可推出其他门的尺寸系数同理可推出其他门的尺寸系数S Si i 1i1jjji11 ibfgsg sCMOS组合逻辑门的设计. 46From Sutherland, SproullCMOS组合逻辑门的设计. 47CMOS组合逻辑门的设计. 48例例6.6 6.6 确定组合逻辑延时最小时的尺寸确定组合逻辑延时最小时的尺寸等效扇出：等效扇出：F = CL/Cg1 =

32、5路径逻辑努力：路径逻辑努力：G = 1 x 5/3 x 5/3 x 1 = 25/9路径分支努力：路径分支努力：B = 1 (无分支无分支)总路径努力：总路径努力：H = GFB = 125/9, 于是最优的每个门的努力于是最优的每个门的努力h=4 H = 1.9根据门的类型，扇出系数：根据门的类型，扇出系数：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93门的尺寸：门的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 = 1.34，c= f1f2f3g1/g4 = 2.601abcCL5CMOS组合逻辑门的设计. 49思考题思考题

33、6.2 6.2 确定反相器电路的尺寸确定反相器电路的尺寸OutCL1 2 3思考题思考题5.5 5.5 确定反相器网络的尺寸确定反相器网络的尺寸确定电路中反相器的尺寸，使在节点确定电路中反相器的尺寸，使在节点Out和和In之间的延时最小。假设之间的延时最小。假设CL=64Cg,1求门的确切尺寸求门的确切尺寸Cg,3=2.52Cg,2= 6.35Cg,1OutCL1 2 33231244,gL,g,g,g,gCCCCCC如果直接确定反相器链的尺寸而不考虑额外的扇出，将得到尺寸系数为如果直接确定反相器链的尺寸而不考虑额外的扇出，将得到尺寸系数为4而不是而不是2.52CMOS组合逻辑门的设计. 50

34、g = 1b= 2g = 5/3b= 2g = 5/3b= 1g = 1b= 1Effective fanout, F = 5NG = 25/9H = GFB4*125/9 = 55.56h = 2.73a = h1S1/b1g2= 2.73/(2*5/3)=b = ha/g2 = 1.12c = hb/g3 = 5g4/f = 1.83iiNigfHh/1CMOS组合逻辑门的设计. 51功耗与面积功耗与面积CMOS组合逻辑门的设计. 52CMOS组合逻辑门的设计. 53路径逻辑努力路径逻辑努力G = gi路径的有效扇出路径的有效扇出(电气努力电气努力)F = CL/Cg1分支努力分支努力，考

35、虑电路内部的逻辑扇出考虑电路内部的逻辑扇出b = (Con-path + Coff-path)/Con-path路径分支努力路径分支努力B = biF = ( fi/bi ) = ( fi ) / B总路径努力总路径努力H = hi= gi fi = GFB使路径延时最小的门努力使路径延时最小的门努力h = N H通过该路径的最小延时通过该路径的最小延时D = tp0 ( pj + N ( N H)/ )对于逻辑链中的第对于逻辑链中的第i个门，可以得到其尺寸，个门，可以得到其尺寸， 1i1jjji11 ibfgsg sCMOS组合逻辑门的设计. 54CMOSCMOS逻辑门中的功耗逻辑门中的功耗

36、器件尺寸器件尺寸影响实际电容影响实际电容输入和输出上升下降时间输入和输出上升下降时间决定了短路功耗决定了短路功耗器件阈值和温度器件阈值和温度影响漏电功耗影响漏电功耗开关活动性开关活动性静态部分（只与逻辑电路拓扑结构有关）静态部分（只与逻辑电路拓扑结构有关）逻辑功能逻辑功能信号统计特性信号统计特性动态部分（电路时序特性引起的）动态部分（电路时序特性引起的）动态或虚假翻转动态或虚假翻转降低开关活动性的设计技术降低开关活动性的设计技术逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少毛刺毛刺CMOS组合逻辑门的设计. 55静态翻转概率静态

37、翻转概率01 = Pout=0 Pout=1 = P0 (1-P0)假设输入是独立的并均匀分布，任意假设输入是独立的并均匀分布，任意N个扇入的静态门个扇入的静态门计算两输入静态计算两输入静态NOR门的门的01 =3/16 NNNNNNNN20010102222 1 1、逻辑功能、逻辑功能思考题思考题6.3 N6.3 N个扇入的个扇入的XORXOR门门假设假设N个输入的个输入的XOR门的输入互不相关且均匀分布，推导出开关活动性门的输入互不相关且均匀分布，推导出开关活动性因子的表达式因子的表达式01 =1/4CMOSCMOS逻辑门逻辑门中的功耗中的功耗CMOS组合逻辑门的设计. 56一个逻辑门的开

38、关活动性与输入信号统计特性密切相关一个逻辑门的开关活动性与输入信号统计特性密切相关令令Pa和和Pb 为输入为输入A和和B分别等于分别等于1的概率的概率01 = P0 P1 = (1-(1-Pa)(1-Pb) (1-Pa)(1-Pb) 2 2、信号、信号统计特性统计特性CLABBAPaPb01 01CMOSCMOS逻辑门逻辑门中的功耗中的功耗CMOS组合逻辑门的设计. 57思考题思考题6.4 6.4 静态逻辑门的功耗静态逻辑门的功耗对于基本逻辑门对于基本逻辑门(AND,OR,XOR)推导出推导出01的输出翻转概率。的输出翻转概率。For C: P01 = P0 P1 = (1-PA) PA= 0

39、.5 0.5 = 0.25For Z: P01 = P0 P1 = (1-PCPB) PCPB= (1 (0.5 0.5) (0.5 0.5) = 3/16P01 = Pout=0 Pout=1NOR(1 - (1 - PA)(1 - PB) (1 - PA)(1 - PB)OR(1 - PA)(1 - PB) (1 - (1 - PA)(1 - PB)NANDPAPB (1 - PAPB)AND(1 - PAPB) PAPBXOR(1 - (PA + PB- 2PAPB) (PA + PB- 2PAPB)BAZC0.50.5CMOS组合逻辑门的设计. 58由于信号在空间和时间上都存在相关性，这一事实使开关活动性的估由于信号在空间和时间上都存在相关性，这一事实使开关活动性的估计更为复杂计更为复杂必须考虑信号间的相关性必须考虑信号间的相关性p(Z=1) = p(B=1) & p(C=1|B=1)=03 3、信号间