组合逻辑学时PPT学习教案

1、会计学1组合逻辑学时组合逻辑学时2第2页/共50页3第3页/共50页4第4页/共50页5Combinational SequentialOutput = f(In)Output = f(In, Previous In)Combina t i o n alLogicCircuitOutInCombina t i o n alLogicCircuitOutInState第5页/共50页6第6页/共50页7VDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDNPMOS onlyNMOS onlyVinVoutCLVDDPMOS上拉网络，上拉网络，NMOS下拉网络下拉网络反

2、向输出反向输出结构对称互补结构对称互补第7页/共50页8第8页/共50页9第9页/共50页10第10页/共50页11OUT = D + A (B + C)DABCDABC第11页/共50页12第12页/共50页13VDD 0CLVDDVDD |VTp|CLSSDDVGSNMOS管产生“强零”而PMOS器件产生“强1”输出电容最初被充电至VDD。在放电时，一个NMOS器件将输出一直下拉至GND，而一个PMOS只能把输出拉低到VTp为止，此时PMOS关断并停止提供放电电流。因此NMOS管适于用在PDN中。第13页/共50页14第14页/共50页15第15页/共50页16AReqARpARnCLAC

3、LBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR2为了分析延时，每个晶体管都模拟成将一个电阻与一个理想开关相串联。逻辑门被变换成一个包括内部节点电容在内的等效RC电路。第16页/共50页17第17页/共50页18第18页/共50页19第19页/共50页20第20页/共50页21输出由低变高输出由低变高 一个输入变低delay = 0.69 Rdelay = 0.69 Rp p C CL L 两个输入都变低delay = 0.69 (Rdelay = 0.69 (Rp p/ /2 2) C) CL L输出由高变低输出由高变低 两个输入都变高delay

4、= 0.69 (delay = 0.69 (2 2R Rn n ) C) CL L延时和输入方式有关延时和输入方式有关CLBRnARpBRpARnCint第21页/共50页22A=B=10A=1, B=10A=1 0, B=1time psInput DataPatternDelay(psec)A=B=0167A=1, B=0164A= 01, B=161A=B=1045A=1, B=1080A= 10, B=181NMOS = 0.5m/0.25 mPMOS = 0.75m/0.25 mCL = 100 fF第22页/共50页23扇出表示连接到驱动门输出端的负载门的数目扇出表示连接到驱动门输

5、出端的负载门的数目N。增加一个门的扇出会影响它的逻辑输出电平。从模拟放大器中我们知道增加一个门的扇出会影响它的逻辑输出电平。从模拟放大器中我们知道，通过使负载门的输入电阻尽可能的大（也就是使输入电流最小）并保，通过使负载门的输入电阻尽可能的大（也就是使输入电流最小）并保持驱动门的输出电阻较小（即减小负载电流对输出电压的影响），可以持驱动门的输出电阻较小（即减小负载电流对输出电压的影响），可以使这一影响减到最小。使这一影响减到最小。当扇出较大时，所加的负载会使驱动门的动态性能变差。为此许多通用当扇出较大时，所加的负载会使驱动门的动态性能变差。为此许多通用单元和库单元都定义了一个最大扇出数来保证该

6、单元的静态和动态性能单元和库单元都定义了一个最大扇出数来保证该单元的静态和动态性能都能满足规定的技术要求。都能满足规定的技术要求。一个门的扇入定义为该门输入的数目。扇入较大的门往往比较复杂，这常一个门的扇入定义为该门输入的数目。扇入较大的门往往比较复杂，这常常会使静态和动态特性变差。常会使静态和动态特性变差。第23页/共50页24DCBADCBACLC3C2C1RC分布 (Elmore delay model)tpHL = 0.69 (R1C1+(R1+R2)C2+(R1+R2+R3)C3+(R1+R2+R3+R4)CL)传输延时随着输入个数的增多快速上升传输延时随着输入个数的增多快速上升R1

7、R2R3R4第24页/共50页25扇入传播延时假设一个反相器的扇出固定。tpLH是扇入的线性函数，而下拉电阻和负载电容（随输入数）同时增加，从而使tpHL近似呈平方关系地增加。扇入大于或等于4时门将变得太慢，因此必须避免。第25页/共50页26第26页/共50页27InNCLC3C2C1In1In2In3M1M2M3MN第27页/共50页28C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CL关键路径关键路径charged101chargedcharged1延时取决于CL, C1 and C2的放电时间。延时取决于CL的放电时间1101chargeddischa

8、rgeddischarged第28页/共50页29第29页/共50页30第30页/共50页31CLCL第31页/共50页32第32页/共50页33第33页/共50页34不同的信号统计概率导致不同的翻转不同的信号统计概率导致不同的翻转概率，也就决定了不同的动态功耗概率，也就决定了不同的动态功耗第34页/共50页35信号相关性使电路输入信号的统计概信号相关性使电路输入信号的统计概率的计算更加复杂率的计算更加复杂第35页/共50页36虚假翻转产生额外功耗虚假翻转产生额外功耗严重的会产生毛刺严重的会产生毛刺第36页/共50页37链形比树形具有较低的开关活动性。但是树形结构没有任何毛刺活动性。链形比树形

9、具有较低的开关活动性。但是树形结构没有任何毛刺活动性。第37页/共50页38推迟输入具有较高翻转率的信号（即信号概率推迟输入具有较高翻转率的信号（即信号概率接近接近0.5的信号）是有利的。简单地把输入信号的信号）是有利的。简单地把输入信号重新排序常常可以达到这个目的。重新排序常常可以达到这个目的。第38页/共50页39对毛刺敏感的电对毛刺敏感的电路路消除毛刺的电路消除毛刺的电路使信号路径长度匹配可以减少毛刺使信号路径长度匹配可以减少毛刺所标注的数字表示信号到达的时间所标注的数字表示信号到达的时间第39页/共50页40有比逻辑试图减少一个给定逻辑功能所需要的晶体管数目。有比逻辑试图减少一个给定逻

10、辑功能所需要的晶体管数目。在有比逻辑中，整个在有比逻辑中，整个PUN被一个无条件的负载器件所替代。被一个无条件的负载器件所替代。由于输出端的电压摆幅及门的总体功能取决于由于输出端的电压摆幅及门的总体功能取决于NMOS和和PMOS的尺寸比，所以该电路称为有比电路的尺寸比，所以该电路称为有比电路。这不同于像互补。这不同于像互补CMOS这样的无比逻辑类型，后者的高低电平与晶体管的尺寸无关。这样的无比逻辑类型，后者的高低电平与晶体管的尺寸无关。简单的负简单的负载器件载器件伪伪NMOS门门第40页/共50页41第41页/共50页42 减少减少PMOSPMOS数量，缩小面积数量，缩小面积 电压特性电压特性

11、VOH = VDDVOL和PMOS/NMOS比例有关 如何获取较小的如何获取较小的V VOLOL? ?第42页/共50页43*伪NMOS一个较大的上拉器件虽然提高了性能，但是由于增加了一个较大的上拉器件虽然提高了性能，但是由于增加了VOL而使静态功而使静态功耗增加和噪声容限减小。耗增加和噪声容限减小。第43页/共50页44第44页/共50页45BBAF = AB0另一种不同于互补另一种不同于互补CMOS的普遍使的普遍使用的电路是传输管逻辑，它通过允许用的电路是传输管逻辑，它通过允许原始输入驱动栅端和源漏端来减少原始输入驱动栅端和源漏端来减少实现逻辑所需要的晶体管数目。实现逻辑所需要的晶体管数目。图中的图中的AND门需要门需要4个晶体管（包括个晶体管（包括反相反相B所需要的反相器），而用互补所需要的反相器），而用互补CMOS实现则需要实现则需要6个晶体管。减少个晶体管。减少器件的数目也有降低电容的额外优点器件的数目也有降低电容的额外优点。但是一个但是一个NMOS器件在传输器件在传输0时很有时很有效，但在上拉一个节点至效，但在上拉一个节点至VDD时性能时性能却很差。却很差。第45页/共50页46第46页/共50页47对于对于B B1 1，晶体管，晶体管M1M1和和M2M2