时序逻辑的设计优化VHDL与数字集成电路设计理论

1、第三章 时序逻辑的设计优化VHDL与数字集成电路设计2 storage mechanisms positive feedback charge-based锁存器：电平敏感时序逻辑电路类型寄存器：边沿敏感DClkQClkDQDClkQClkDQ 锁存器类型基于锁存器的设计 N latch is transparentwhen f = 0 P latch is transparent when f = 1NLatchLogicLogicPLatchf时间约束tCLKtDtc2qtholdtsutQDATASTABLEDATASTABLERegisterCLKDQ正反馈与双稳态Vi1ACBVo2Vi

2、1=Vo2Vo1Vi2Vi2=Vo1双稳态Gain should be larger than 1 in the transition region基本锁存器电路DCLKCLKDConverting into a MUXForcing the state(can implement as NMOS-only)多路选择器锁存器Negative latch(transparent when CLK= 0)Positive latch(transparent when CLK= 1)CLK10DQ0CLK1DQ具体电路主从寄存器Two opposite latches trigger on edge

3、Also called master-slave latch pair 具体电路Multiplexer-based latch pair建立时间降低时钟负载的主从寄存器RS触发器带有时钟控制的RS触发器Cross-coupled NANDsAdded clock不同的状态储存机制DCLKCLKQDynamic (charge-based)StaticC2MOS寄存器施密特触发器VTC with hysteresisRestores signal slopes CMOS施密特触发器Moves switching thresholdof the first inverter CMOS施密特触发器2

4、数据寄存器及相关电路最快数据传递：时钟周期数据寄存器及相关电路最快数据传递时间：时钟周期在输入端添加控制电路，构成其他类型的触发器D触发器的控制与扩展数据寄存器及相关电路数据寄存器及相关电路D触发器的控制与扩展并行寄存与移位寄存数据寄存器及相关电路多功能移位寄存器数据寄存器及相关电路第四章 算数逻辑单元4.1 加法器4.2 乘法器VHDL与数字集成电路设计加法器设计加法运算从最低位开始，逐步向高位进行；每一位相加时，产生1位结果（s），同时产生1位进位（c）；最低位相加时，只需要考虑2个数据的相加：半加；其余位相加时，需要考虑3个数据的相加：全加。4.1 加法器、算数逻辑单元加法器设计半加器4

5、.1 加法器、算数逻辑单元加法器设计全加器4.2 加法器、算数逻辑单元利用半加单元设计全加器4.2 加法器、算数逻辑单元可扩展的串行加法器： 采用全加器级联构成4.2 加法器、算数逻辑单元4位串行加法器：ASIC设计 第1级采用半加； 最高级取消进位。4.2 加法器、算数逻辑单元3536Define 3 new variable which ONLY depend on A, BGenerate (G) = ABPropagate (P) = A BDelete = A BCan also derive expressions for S and Co based on D and P Pro

6、pagate (P) = A + BNote that we will be sometimes using an alternate definition for 37Worst case delay linear with the number of bitsGoal: Make the fastest possible carry path circuittd = O(N)tadder = (N-1)tcarry + tsum3828 Transistors3940Exploit Inversion Property4142434445Also called Carry-Skip46ta

7、dder = tsetup + Mtcarry + (N/M-1)tbypass + (M-1)tcarry + tsum47484950515253Expanding Lookahead equations:All the way:5455Can continue building the tree hierarchically.5616-bit radix-2 Kogge-Stone tree57PropagateGenerate58PropagateGenerate59第四章算数逻辑单元4.1 加法器4.2 乘法器VHDL与数字集成电路设计8位乘法器设计：基于基本单元的扩展设计2位乘法器：由1位乘法结果相加而成成本：4+4+4 门时间：1+34.3 数据累加与乘法器设计8位乘法器设计：基于基本单元的扩展设计4位乘法器：由2位乘法结果相加而成4个2位乘法器并