微型计算机原理3-王忠民著

1、第3章 80 x86微处理器主要内容:80 x86微处理器简介 8086/8088微处理器 8086/8088的存储器和I/O组织 3.1 80 x86微处理器简介 80 x86微处理器是美国Intel公司生产的系列微处理器。从8086开始到目前已进入第五代微处理器：8086（8088）、80286、80386、80486和80586（Pentium、Pentium ）。其主要发展特点是： 1. 主频从8086的到80586的166MHz，Pentium更高，可达3GHz。主频是指芯片所使用的主时钟频率，它直接影响计算机的运行速度。 2. 数据总线从8086的16位到80586的64位。数据总

2、线是计算机中组成各部件间进行数据传送时的公共通道。其位数（宽度）表示CPU的字长，数据总线位数越多，数据交换的速度越快。 3. 地址总线从8086的20根到80586的32根。地址总线是在对存储器或IO端口进行访问时，传送由CPU提供的要访问的存储单元或I/O端口的地址信息总线，其宽度决定了处理器能直接访问的主存容量大小。 4. 高速缓冲存储器Cache的使用，大大减少了CPU读取指令和操作数所需的时间，使CPU的执行速度显著提高。从80386以后增加了高速缓冲存储器Cache。微机系统增加了高速缓冲存储器后，使系统的存储器体系形成三级组织结构，即由高速缓冲存储器Cache、主存和外存组成。如

3、图所示。微处理器CPU内存储器（主存）外存储器（外存）高速缓冲存储器(Cache)图3.1 存储器的三级结构3.2 8086/8088微处理器 Intel 8086是16位微处理器，有16条数据总线，可以处理8位或16位数据；有20条地址总线，可以直接寻址2201M个存储单元和64K个IO端口。Intel 8088是准16位处理器，其指令系统与8086完全兼容，CPU内部结构仍为16位，但外部数据总线是8位。这样设计的目的主要是与原有的8位外围接口芯片兼容。 3.2.1 8088/8086微处理器内部结构 8086 CPU由指令执行部件EU 总线接口部件BIU两个部分组成。 指令执行部件EU主

4、要功能是执行指令。总线接口部件BIU主要功能是负责CPU与存储器和I/O接口之间的数据传送。图3-2 8086微处理器内部结构运算器通用寄存器组控制器指令队列地址加法器专用寄存器组控制器内存储器或I/O接口1、指令执行部件EUEU的功能是执行指令。一般情况下, 指令按照它存放的先后次序顺序执行，EU从指令队列中源源不断地取得指令代码，满负荷地连续执行指令。指令队列指令A指令BALU：可完成16位或8位的二进制运算，运算结果通过内部总线送到通用寄存器，或者送往BIU的内部暂存器中，等待写入内存储器。ALU运算结果的特征（如有无进位）置入标志寄存器中。EU控制器负责从BIU的指令队列中取出指令，并

5、对指令译码，根据指令要求向EU内部各部件发出控制命令以实现各条指令的功能。 2、总线接口部件BIU BIU的功能： 形成访问内存储器的物理地址； 访问内存储器取得指令,暂存到指令队列中等待执行； 访问内存储器或I/O接口以读取操作数参与EU运算，或存放运算结果等; 产生外部总线的各种控制信号。 2、总线接口部件BIU 6字节的指令队列： 一旦指令队列中空出2个字节，BIU将自动进行读指令的操作以填满指令队列。总线控制逻辑： 将CPU的内部总线与CPU引脚所连接的外部总线相连，是CPU与外部交换信息的必经之路。DB AB CB 内存储器或I/O接口8086/8088CPU的流水线操作BIU不断地

6、从存储器取指令送入指令队列，EU不断地从指令队列取出指令执行。EU和BIU构成了一个简单的2工位流水线（指令队列是实现流水线操作的关键，类似于工厂流水线的传送带）使得大部分取指令操作和执行指令操作 重叠进行，大大提高了CPU的工作效率指令队列 新型CPU将一条指令划分成更多的阶段，以便可以同时执行更多的指令。 例如，P4为20个阶段(超级流水线)8088 CPU与8086 CPU的区别：（1）8088与外部交换数据的数据总线宽度是8位，而EU内部总线和寄存器仍是16位，所以把8088称为准16位微处理器。（2）8088 BIU中指令队列长度只有4字节，只要队列中出现一个空闲字节，BIU就会自动

7、地访问存储器，取指令来填满指令队列。通用数据寄存器：存放运算原始/中间结果指针和变址寄存器：存放存储器地址控制寄存器：存放程序地址和其他控制信息段寄存器：存放各段的信息3.2.2 8086/8088 微处理器的寄存器14个16位寄存器1. 通用寄存器组（在EU中）8个16位通用寄存器可分成两组：AHALBHBLCHCLDHDLAX(累加器)BX(基址寄存器)DX(数据寄存器)CX(计数器)数据 寄存器一般用来存放16位的数据（参加运算的数据或运算结果）。其中每一个又可分成独立的两个8位寄存器使用。8位寄存器只能存放8位数据。主要用来存放数据的偏移地址。除SP外，也可像数据寄存器一样用来存放16

8、位的数据。SPBPSIDI(源地址寄存器)(目的地址寄存器)(堆栈指针寄存器)(基址指针寄存器)变址寄存器指针寄存器2段寄存器（在BIU中） 代码段：存放程序指令。数据段：用于存放当前运行程序所使用的数据。附加数据段：需要第二个数据段时可以使用附加数据段。堆栈段：用来存放专用数据。对该区域的数据的存取遵循“先进后出”规则。CSDSSSES代码段寄存器数据段寄存器附加段寄存器堆栈段寄存器 段寄存器主要用来存放4个逻辑段的段基址。代码段数据段堆栈段附加段CSDSESSS01500H20000H42000H51000H0150H5100H4200H2000HCSDSSSES代码段数据段堆栈段附加段0

9、0000HFFFFFH段基址51000H每个段的起始地址可用段寄存器来指明，程序可从4个段寄存器指明的逻辑段中存取指令和数据。3标志寄存器FLAGS15 14 131211OF10DF9IF8TF7SF6ZF54AF32PF10CF9个标志位，存放CPU的两类标志： 状态标志（6个），在每次运算后产生，用来表示运算结果的特征，包括CF、PF、AF、ZF、SF和OF； 控制标志（3个），由指令设置，用来控制CPU的操作，包括IF、DF和TF。3标志寄存器FLAGSOF（Overflow Flag）：溢出标志 OF=1：两个有符号数的运算结果超出范围，结果错误。 OF=0：没有溢出，结果正确。 进

10、行无符号数运算时也会产生新的OF标志，此时无意义。CF（Carry Out Flag）：进位/借位标志 CF=1：两个无符号数的加法运算有“进位”，或者是减法运算 有“借位”，需要对它们的“高位”进行补充处理。 CF=0：没有产生进位或借位。 进行有符号数运算时也会产生新的CF标志，此时无意义。15 14 131211OF10DF9IF8TF7SF6ZF54AF32PF10CF SF（Sign Flag）：符号标志， SF=1，表示运算结果的最高位为“1”。 对于有符号数运算 OF=0时，结果正确： SF=1表示运算结果为负 SF=0表示运算结果非负（正或零） OF=1时，结果是错误的，符号位

11、和正确值相反 例如，两个负数相加产生溢出，此时SF=0。对于无符号数运算，SF无意义（但是可以看出结果的大小规模）3标志寄存器FLAGS15 14 131211OF10DF9IF8TF7SF6ZF54AF32PF10CFPF（Parity Flag）：奇偶标志，可以用来进行“奇偶校验” PF=1 运算结果的低8位中有偶数个“1”（Even） PF=0 运算结果的低8位中有奇数个“1”（Odd）ZF（Zero Flag）：零标志ZF=1 运算结果为零，减法运算后结果为零意味着两个参加 运算的数大小相等。ZF=0 运算结果非零。AF：辅助进位标志，两个BCD数运算时b3位上的进位，供运算 后“调整

12、”结果用，对其他数的运算没有意义。3标志寄存器FLAGS15 14 131211OF10DF9IF8TF7SF6ZF54AF32PF10CF上述运算后：CF = 0 （无进位）；AF = 1（有辅助进位）；PF = 1（运算结果有4个1）；SF = 1（运算结果符号位为1）；OF =1 （有溢出）；ZF = 0 （运算结果不为0）。（1）（AL）+（ AH）运算结果对状态标志位的影响上述运算后：CF = 1 （有借位）；AF = 1 （有辅助借位）；PF = 1 （运算结果中有6个1）；SF = 1 （符号位为1）；OF = 0 （无溢出）；ZF = 0 （运算结果不为0）。运算结果对状态标志

13、位的影响（1）（AL）-（ AH） DF（Direction Flag）：方向标志 DF=0 执行字符串指令后，用加法修改源或目的地址指针 DF=1 用减法来修改地址指针 IF（Interrupt Enable Flag）：中断允许标志 IF=1 允许处理器响应“可屏蔽中断请求”信号，称为“开中断” IF=0 不允许处理器响应“可屏蔽中断请求”信号，称为“关中断”。 TF（Trace Flag）：单步（跟踪）标志 TF=1时，每执行完一条指令都会产生一次“1号”中断，该程序被暂停执行。它用于程序的调试3标志寄存器FLAGS15 14 131211OF10DF9IF8TF7SF6ZF54AF32

14、PF10CF4指令指针寄存器IP 存放即将执行的指令的偏移地址，与CS共同确定即将执行的指令的物理地址。程序运行过程中，BIU自动修改IP中的内容，使它始终指向将要执行的下一条指令。程序不能直接访问IP。4A00H: 1020H 4A00H: 1022H MOV AX, 1020H4A00H: 1025H ADD AX, Y执行“MOV AX, 1020H”时，IP = 1025H 当前正在执行的指令 3.2.3 8086微处理器的引脚功能 8086微处理器是Intel公司的第三代微处理器16位微处理器，它采用40引脚的DIP(双列直插)封装。时钟频率有3种：5MHz(8086)、8MHz(8

15、086-1)和10MHz(8086-2)。 1. 引脚功能说明 8086的40条引脚信号按功能可分为4部分地址总线、数据总线、控制总线以及其他(时钟与电源)。GND8086CPU12345678910111213141516171819202122232425262728293031323334353637383940AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDRESETREADYTEST)QS(INTA1ALE(QS0)S(DEN0)S(RDT1/)S(IOM2/)LOCK(WR)GT/RQ(HOLD0RDMX

16、/MN7SBHE/A19 /S6A18 /S5A17 /S4A16 /S3AD15VCC(5 V)GT/RQ(HLDA1GND8088CPU12345678910111213141516171819202122232425262728293031323334353637383940A14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDRESETREADYTEST)QS(INTA1ALE(QS0)S(DEN0)S(R/DT1)S(M/IO2)LOCK(WR)GT/RQ(HOLD0RDMX/MN)HIGH/(SS0A19 /S6A18 /S

17、5A17 /S4A16 /S3A15VCC(5 V)GT/RQ(HLDA1 地址总线和数据总线（20条） AD15AD0为地址数据总线，A19A16S6S3为地址状态总线。其中： 数据总线用来在CPU与内存储器(或IO设备)之间交换信息，为双向、三态信号； 地址总线由CPU发出，用来确定CPU要访问的内存单元(或IO端口)的地址信号，为输出、三态信号。 控制总线（16条） 控制总线是传送控制信号的一组信号线，有些是输出线，用来传输CPU送到其他部件的控制命令(如读、写命令，中断响应等)；有的是输入线，由外部向CPU输入控制及请求信号(复位、中断请求等)。 其他信号（4条） CLK：时钟信号(输

18、入)。该信号为8086 CPU提供基本的定时脉冲，其占空比为13(高电平持续时间：重复周期13)，以提供最佳的内部定时。 Vcc：电源(输入)，要求接上正电压(+5V10)。 GND：地线、两条接地线。 2. 8088的引脚与8086的区别 8088的地址数据复用线为8条，即AD7AD0，而A15A8为单一的地址线。 8088中无BHEST信号，该引脚为SS0状态信号线。 8088的存储器/输入输出控制线为IO/M，即该信号为高电平时是IO端口访问，为低电平时是存储器访问，这与8086的M/IO线正好相反。8086引脚图8086 CPUMX/MNCCALECLKREADYBHERESETA19

19、 /S6A16 /S3AD15 AD08284A时钟发生器VCC等待状态产生器地址锁存器8282(3片)数据收发器8286(2片)STBOE地址总线ABDENR/DT数据总线DBIO/MINTRINTARDWRHOLDHLDA控制总线CBRDY图3.8 8086最小方式系统结构 V(5 V)8086 CPU5 VCLKREADY0SRESETA19 /S6A16 /S3AD15 AD08284A时钟发生器VCC等待状态产生器地址锁存器8282(3片)数据收发器8286(2片)OE地址总线AB数据总线DB控制总线CB1S2S 8288 总线控制器0S1S2SCLKCENAENINTAIOBMRD

20、CMWTCAMWCIORCIOWCAIOWCSTBBHE1TOEMX/MNDENR/DTALE图3.9 8086最大方式系统结构 最小模式下引脚信号和功能当8086的引脚MN/MX接成高电平时CPU处于最小模式工作方式，此时系统中仅有一个处理器。在此模式下CPU各引脚定义如下：1、AD0AD15:地址数据复用总线双向，三态，高电平有效。分时传送16位数据和地址的低16位。由ALE锁存地址信息。在总线周期T1用来输出地址，在其他时钟周期中，读周期时处于悬浮状态，写周期时传送数据。最小模式下引脚信号和功能2、A16/S3A19/S6:地址状态复用引脚输出，三态，高电平有效。分时输出地址的高4位或C

21、PU当前状态。地址信息由ALE锁存。T1输出高4位地址，其他时钟周期输出CPU当前状态。3、BHE/S7:高8位数据总线允许/状态复用引脚输出，三态，低电平有效。 在T1时钟周期为低电平表示高8位数据线AD-AD15上数据有效，否则表示只使用AD0-AD7上的8位数据。 由ALE锁存。 和A0可用于分别选中奇偶地址的字或字节。4、ALE:地址锁存允许信号输出、高电平有效。表示总线上的是地址信息，在T1产生正脉冲，利用其下降沿锁存地址信息。5、 :存储器/输入输出控制信号输出，三态，高电平表示当前的信息是地址信息；低电平表示当前访问的是I/O口。6、 :读信号输出，三态，低电平有效。表示当前总线

22、周期正在读存储器或从I/O口输入信息。7、 :写信号输出，三态，低电平有效。表示CPU正向存储器写入数据或向I/O口输出数据。最小模式下引脚信号和功能2.3.2 最小模式下引脚信号和功能8、 :数据收发信号输出，三态，高电平表示CPU正在发送数据；低电平表示CPU接收数据。9、 :数据允许信号输出，三态，低电平有效。表示CPU正在进行数据收发操作。10、INTR:可屏蔽中断请求信号输入，高电平有效。表示外部向CPU提出中断申请。11、 :中断响应信号输出，低电平有效。表示外设的中断申请得到响应。2.3.2 最小模式下引脚信号和功能12、NMI:非屏蔽中断申请信号输入，上升沿有效。表示外部有非屏

23、蔽中断申请。非屏蔽中断不受软件控制，CPU必须响应。13、HOLD:总线请求保持信号输入，高电平有效。表示其他模块（如DMAC)申请占用总线。14、HLDA:总线保持响应信号输出，高电平有效。表示CPU已让出总线。15、READY：准备好信号输入，高电平有效。高电平表示存储器或I/O口已准备好接收数据，外部使READY为低电平CPU要插入等待周期。16、TEST:测试信号输入，低电平有效。有效时CPU退出WAIT指令。17、RESET:复位信号输入，高电平有效。使CPU停止现行操作，并进行初始化：标志寄存器，IP,DS,SS,ES及指令队列清零；CS设置为FFFFH。复位结束时CPU从FFFF

24、0H开始执行程序，一般在此放置跳转语句，CPU对系统初始化装入操作系统等；18、CLK:时钟信号(单相，占空比为1/3)8086 5MHZ 8086-1 10MHZ 8086-2 8MHZ19、VCC,GND:电源及地单一+5V10%。MN/MX引脚接地，8086CPU工作在最大模式下，系统中可以接入协处理器8087或8089。在最大模式下8086有8个控制信号被重新定义。最大模式下引脚信号和功能1、S2,S1,S0总线周期状态信号输出，三个信号组合产生系统控制信号，这些信号由总线控制器8288译码产生响应的控制信号。 最大模式下引脚信号和功能2、LOCK：总线封锁信号三态，输出，低电平有效。

25、有效时禁止其他部件占用总线。3、RQ/GT0,RQ/GT1:总线请求/总线允许信号双向，低电平有效。有两个总线请求与总线响应信号，支持多处理器工作。4、QS1,QS0:指令队列状态信号输出，两个信号组合指示指令队列状态。最大模式下引脚信号和功能 3.2.4 8086微处理器的总线时序 1. 总线时序 指令周期 每条指令的执行由取指令、译码和执行等操作组成，执行一条指令所需要的时间称为指令周期(Instruction Cycle)，不同指令的指令周期是不等长的，一个指令周期由一个或若干个总线周期组成。 总线周期 8086CPU与外部交换信息总是通过总线进行的。CPU的每一个这种信息输入、输出过程

26、所需要的时间称为总线周期(BusCycle)，一般一个总线周期由四个时钟周期组成。 时钟周期 时钟脉冲的重复周期称为时钟周期(Clock Cycle)。时钟周期是CPU的时间基准，由计 算机的主频决定。如8086的主频为5MHz，1个时钟周期就是200ns。 2. 几种基本时序地址输出地址/数据缓冲数据输入地址输出地址输出地址/数据数据输出地址输出T1T2T3T4T1T2总线周期总线周期CLK(a)T1T2T3T4T1T1T1T1T1T2T3总线周期空闲状态总线周期(b)T1T2T3T4T1CLK(c)READYTWT4 总线读操作时序 当8086 CPU 进行存储器或I/O端口读操作时，总线

27、进入读周期。基本的读周期由4个时钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间从总线上接收数据。当所选中的存储器和外设的存取速度较慢时，则在T3和T4之间将插入1个或几个等待周期TW。图是8086最小方式下的总线读操作时序图。下面对图中表示的读操作时序进行说明。AD15AD0A19/S6A16/S3ALEM/IOCLKRDDT/RDENBHE/S7高为读内存 低为读IO地址状态输出地址输出数据输入T1T2T3T4TWBHE输出图3.3 8086读周期的时序 总线写操作时序 总线写操作就是指CPU向存储器或IO端口写入数据。图是8086在最小模式下的总线写操作时序图。 总线写操作时序

28、与总线读操作时序基本相同，但也存在以下不同之处：AD15AD0A19/S6A16/S3ALEM/IOCLKWRDT/RDENBHE/S7高为读内存 低为读IO地址状态输出地址输出数据输出T1T2T3T4TWBHE输出图3.4 8086写周期的时序 (a) 对存储器或IO端口操作的选通信号不同。总线读操作中，选通信号是RD，而总线写操作中是WR。 (b) 在T4状态中，AD15AD0上地址信号消失后，AD15AD0的状态不同。总线读操作中，此时AD15 AD0进入高阻状态，并在随后的状态中保持为输入方向；而在总线写操作中，此时CPU立即通过AD15AD0输出数据，并一直保持到T4状态中。 中断响

29、应操作时序 当8086CPU的INTR引脚上有一有效电平(高电平)，且标志寄存器IF=1，则8086CPU在执行完当前的指令后响应中断，在响应中断时CPU执行两个中断响应周期。图是8086在最小模式下的中断响应操作时序图。 图3.5 中断响应周期的时序AD7AD0ALEINTACLK中断类型T1T2T3T4TIT1T2T3T4TITI空闲状态TI在8086系统中一般为三个，而在8088系统中则没有。 CPU的中断响应周期包括两个总线周期，在每个总线周期中都从INTA端输出一个负脉冲，其宽度是从T2状态开始持续到T4状态的开始。第一个总线周期的INTA负脉冲，用来通知中断源，CPU准备响应中断，

30、中断源应准备好中断类型码，在第二个总线周期的INTA负脉冲期间，外设接口(一般经中断控制器)应立即把中断源的中断类型码送到数据线的低8位AD7AD0上。 3.3.1 8086/8088存储器组织 1. 存储器组织 8086/8088微处理器有20条地址线，可以配置1MB的内存储器。存储空间都按8位(即字节)进行组织，每个存储单元存储一个字节数据，若存放“字”数据(16位)，则存放在相邻两个存储单元中，高字节存放在高地址单元，低字节存放在低地址单元。每个存储单元都有一个20位的地址，这1 M个存储单元对应的地址为00000HFFFFFH，如图所示。3.3 8086/8088的存储器和I/O组织7

31、8H9FH存储单元地址00000H00001H46HDFH6CH98H65H5EHA6H66H6FH0011FH00120H00121HE8009HE800AHE800BHE800CHE800DHFFFFFH图3.10 数据在存储器中的存放 一个存储单元中存放的信息称为该存储单元的内容。 如00001H单元的内容为9FH，记为：(00001H)=9FH。 如从地址0011FH开始的两个连续单元中存放一个字型数据，则该数据为DF46H，记为：(0011FH)=DF46H。 高位(奇地址)库512 K8D15 D8A19 A1SELBHE低位(偶地址)库512 K8D7 D0A19 A1SELD1

32、5 D8D7 D0A0A19A1图3.13 8086存储器高低位库的连接 8086的1M存储空间实际上分为两个512KB的存储体，又称存储库，分别叫高位库和低位库。 地址总线A19A1可同时对高、低位库的存储单元寻址，A0和BHE用于对库的选择。 当A00时，选择偶数地址的低位库； 当BHE0时，选择奇数地址的高位库； 当两者均为0时，则同时选中高低位库。 需注意的是，对于规则字（从偶数地址开始存放的字）的读写操作只需一个总线周期，而非规则字（从奇数地址开始存放的字）的读写操作需两个总线周期。 图3.14 从8086存储器的偶数和奇数地址读字节和字读偶地址单元中的字节；(b) 读奇地址单元中的

33、字节；(c) 读偶地址单元中的字； (d) 读奇地址单元中的字 偶地址奇地址8086CPU被读字节忽略字节(a)偶地址奇地址8086CPU(b)被读字节忽略字节偶地址奇地址8086CPU被读字(c)偶地址奇地址偶地址奇地址8086CPU被读字节忽略字节被读字节忽略字节(d) 2. 存储器分段 80868088CPU中有关可用来存放地址的寄存器如IP、SP、SI、DI、BP等都是16位的，故只能直接寻址64KB。为了对1M个存储单元进行管理，80868088采用了段结构的存储器管理方法。 80868088将整个存储器分为许多逻辑段，但只有4种类型：代码段、数据段、堆栈段和附加段。每个逻辑段的容量

34、小于或等于64KB，允许它们在整个存储空间中浮动。各个逻辑段之间可以紧密相连，也可以互相重叠（局部重叠和完全重叠），还可以相互隔开。A段C段B段D段E段00000H10000H20000H30000H40000H64KB64KB64KB64KB紧密相连部分重叠完全重叠断开排列1FF00H2FEFFHM64KB 3. 逻辑地址和物理地址 逻辑地址：由段地址（逻辑段起始地址的高16位）和偏移地址（16位）表示的存储单元的地址称为逻辑地址，记为： 段地址偏移地址 物理地址：由CPU内部总线接口单元BIU中的地址加法器根据逻辑地址产生的20位存储单元地址称为物理地址。如图所示。015段内偏移地址段寄存器190340000段地址左移4位20位物理地址190图3.7 物理地址的形成 物理地址和逻辑地址的关系为： 物理地址段地址10H偏移地址在程序设计中，段地址是由段寄存器（如