IC工艺和版图设计习题集部分有答案

IC工艺及幅员设计分类习题有一种称为0.13um2P5MCMOS单阱工艺,它的特征线宽为0.13um ，互连层共有7层，其电路类型为CMOS。某种工艺称为0.35umMixedSignal2P4MPolycide3.3VProcess，请推断其特征尺寸为0.35um ，互连层共有6 层，适合〔适合或不适合〕于设计模拟电路。请依据实际的制造过程排列如下各选项的挨次：生成多晶硅确定阱的位置和大小定义集中区，生成源漏区确定有源区的位置和大小确定接触孔位置bdace。N阱CMOS工艺中之所以要将衬底接GND阱接到电源上是由于阱和衬底构成的pn节反偏 。幅员验证主要包括三方面：LVS ，DRC ，ERC ;完成该功能的Cadence工具主要有〔列举出两个：DIA DRACULA 。芯片使用0.01cmΩiP型衬底顶部的8um厚的10cmΩiP型外延层制作，计算从芯片抽取25mA电流需要6.67×104 um2衬底接触面积。假设最大允许的衬底去偏置为0.3V。某种铜铝合金可以安全工作于5×105A/cm2的电流密度下。假设金属层厚度为8000Ao，则10um宽的金属连线能承受40 mA的电流；当通过氧化台阶时，金属层厚度减小了50%，则该10um宽的金属连线能承受 20 mA电流。CMOS工艺中集成电路中的电阻主要有 电阻，集中电阻，poly电阻_三种。CMOS工艺中某种材料工艺变化方块电阻偏差在２０％，假设特征尺寸为0.5um,工艺线宽把握维持在10%以内。假设使用1um的线宽来绘制电阻，电阻容差25% 。使用2um的线宽来绘制电阻，电阻容差22.5% 。NMOS器件的衬底是〔B〕型半导体。A、N型 B、P型 C、本征型 D、耗尽型N型半导体材料的迁移率比P型半导体材料的迁移率〔C 〕。A、相等 B、小 C、大在0.13um集成电路技术中，铜取代铝成为最主要的互连金属的主要缘由是AD 〕A、铜具有更高的导电率；B、铜具有更低的导电率；C、铜更简洁刻蚀加工； D、铜具有更好的抵抗电迁移的力气。ICFB中完成一个完整的集成电路幅员绘制，以下哪些文件是必需的(ABCD)Technology文件 B.DRC文件C.LVS文件 D.Display文件DRACULA做layout的DRC检查后，应当翻开那个文件来看错误信息？〔C 〕A后缀名为drc的文件。 B后缀名为lvs的文件。C后缀名为sum的文件。 D后缀名为com的文件。DRACULA做layout的LVS检查后，应当翻开那个文件来看错误信息？〔B 〕A后缀名为drc的文件。 B后缀名为lvs的文件。C后缀名为sum的文件。 D后缀名为com的文件。layout中给金属线加线名标注，即用lableschematicPin的要求对所要标注的金属线进展说明，通常对metal1层加Pin的标注是用以下层次中的哪一层？〔B 〕A metel1layer Bmt1txt layer Cmetal2layer Dmt2txtlayer在集成电路幅员设计中，contact层通常是用来做第一层金属层和以下那些层次的通孔层的？〔答案不止一个〔BC 〕A metal2 Bactive Cpoly1 Dnwell在集成电路幅员设计中，via1层通常是用来做第一层金属层和以下那些层次的通孔层的？〔A 〕A metal2 Bactive Cpoly1 Dnwell在集成电路幅员设计中，假设想插入一个器件或单元，请问用哪个快捷键？〔C 〕A a B c C i D k在集成电路幅员设计中，假设想把画过的尺子去除掉，请问用哪个快捷键？〔D 〕a B k C i D shiftkCadenceVirtuoso中要建立一个的layoutlibrary，并把它附属于一个已经存在的library时，除了要给一个的libraryname,还需要选择以下那些步骤？〔B 〕ACompileanewtechfile。Attachedtoanexistingtechfile。CDon’needatechfil。关于高宽长比MOS管的幅员，以下说法正确的选项是〔ABCD〕高宽长比MOS管通常承受Multi-finger的方式绘制。高宽长比MOS管承受Multi-finger后其源/漏极的面积会削减。高宽长比MOS管可以通过假设干个小MOS管的并联形式绘制。高宽长比MOS管承受Multi-finger后其栅极电阻会减小。14.请问这是什么样的CMOS器件？假设衬底为p〔A〕A.是串联的nmos管 B 是并联的nmos管C.是串联的pmos管 D.是并联的pmos管请问这是什么样的CMOS器件？假设衬底为p衬底〔B 〕是串联的nmos管 B 是并联的nmos管C.是串联的pmos管 D.是并联的pmos管在一个一般的制程中，以下材料集成电阻，方块电阻〔SheetResistance〕最大的是〔B 〕集中电阻 B.阱电阻 C.多晶硅电阻 D.铝层连线电阻关于集成电路中的无源器件说法正确的选项是〔ABD〕集成电路无法高效的实现高值无源器件。要准确实现某一特定阻值的电阻几乎是不行能的。由于制造工艺上的偏差，无源器件的比例容差〔RatioTolerance〕也必定很大。〔RatioTolerance〕可以把握在很小的范围内。做集成电路的多晶硅电阻设计时，要计算每个电阻的阻值，那么电阻的长度是怎样计算的？〔C〕A整个多晶硅的长度 B多晶硅中两个引线孔中心点的距离多晶硅中两个引线孔内侧的距离 D多晶硅中两个引线孔外侧的距离带隙基准电压源电路幅员需要匹配精度要求较高的电阻，该材料的方块电阻工艺偏差为20%，试问在0.5um工艺中使用以下哪种有效线宽来绘制该电阻最适宜〔C 〕A0.5um B1um C3um D10um在某CMOS工艺中存在三种Poly材料，试问以下状况各需要什么类型的Poly材料①多晶硅栅〔A 〕10K欧姆的电阻〔B〕③阻值为1M欧姆的电阻〔C 〕A掺杂且硅化的Poly B掺杂未硅化的Poly C未掺杂且未硅化的Poly在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小是怎样计算的？〔C〕A第一层多晶硅的面积 B其次层多晶硅的面积 C二层多晶硅重叠后的面积以下关于Latchup效应说法不正确的选项是〔D 〕衬底耦合噪声是造成Latchup问题的缘由之一。Latchup效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反响电路。Latchup效应与两个寄生三极管的放大系数有关。Latchup效应与井和衬底的参杂浓度无关。以下关于保护环说法正确的选项是〔ABC 〕保护环的目的是给衬底或井供给均匀的偏置电压。保护环可以接在VDDGND上。保护环可以削减衬底耦合噪声对敏感电路的影响。保护环无助于Latchup效应的避开。以下由制程引起的幅员不匹配有〔ABC 〕集中的不全都性B.注入的不全都性C.CMP引起的非抱负平面D.温度梯度25.关于串扰〔CrossTalk〕,以下说法正确的选项是〔BC 〕电路的输出端不能浮空，否则CrossTalk可能会引起电路的误操作。CrossTalk是由于连线之间存在耦合电容引起的。在两条敏感连线之间参与一条接地金属线，可以削减CrossTalk的影响。一般来说，连线上信号的频率越高，CrossTalk影响就越小。26.设计analoglayout时，要考虑的问题比作digitallayout多，它通常表现在以下那几个方面？(BCD )A面积要小 B寄生效应(parasitics) C对称〔matching〕 D噪声问题〔noiseissues〕请简要介绍一下标准CMOS工艺的工艺流程，并简要画出含背栅接触的PMOS的剖面图部场氧化，薄氧幅员TO〕——阈值电压调整——Poly〔TG〕——N型源漏注入〔SN〕——P型源漏注入〔SP〕——接触孔〔半导体-金属1接触，接触孔幅员W1〕——金属1〔金属互连层，A1〕——通孔〔金属1-金属2接触，通孔幅员W2〕——金属2〔金属互连层，A2〕——钝化层沿粗剖面线画出以下幅员的剖面图，并依据剖面图推断该器件类型。5小题a).请解释“衬底去偏置效应”，并且在CMOS幅员设计中如何尽量避开衬底去偏置效应。b).请解释“电迁移效应”，并且在工艺和幅员设计中如何减小“电迁移”的影响。c).请解释“天线效应”，并且在幅员设计中如何避开“天线效应”的方法。d).请解释“ESD”，并且简要说明其可能造成的影响。e).请介绍标准CMOS工艺中如何避开金属跨过场氧时在场氧下形成寄生沟道的方法。答：a〕当有电流流经衬底时，由于衬底电阻的影响，在电阻上产生压降，假设压降比较大导致隔离岛与衬底构成的PN结不再反偏，此时衬底向隔离岛注入电荷，隔离岛消灭漏电，该过程称为衬底去偏置。避开衬底去偏置的方法：1、重掺杂衬底：A.增加划片槽的衬底接触面积，可以有效预防局部去B.此外作为一种预防措施，在任何注入超过1mA的器件都应当应用衬底接触环〔P+GuardRing〕2、带重掺杂隔离的轻掺杂衬底：A.划片槽的衬底接触外B.任何注入超过100uA的器件四周都需要参与衬底接触，任何注入超过1mA的电流器件应当用完可能多的衬底接触环。C.幅员完成后在幅员空位遍布衬底接触。D.敏感低压电路远离衬底注入源3、带轻掺杂隔离区的轻掺杂衬底：A.不能依靠划片槽来抽取大的衬底电流B.大量散布衬底接触以削减衬底去偏置C.敏感电路远离衬底注入源D.衬底调制简洁向高阻电路注入大量噪声，所以可以在电阻和电容下设置阱以隔离衬底噪声，敏感MOSNBL使NMOS与衬底隔离。4.介质隔离衬底：A.任何向P场注入超过几微安电流的器件都需要独立的隔离岛B.敏感电路应与P型场隔离以削减噪声耦合C.大量应用衬底接触b〕了金属的渐渐移位。防止电迁移的主要方法是改善工艺。现代工艺中通常是在铝中掺入铜来增加抗电迁移力气。在深亚微米工艺中，渐渐使用纯铜来增加抗电迁移力气。每个工艺的设计规章都定义了单位宽度的最大允许的电流。C〕每一poly区积存的正电荷与它的面积成正比，假设一块很小的gate氧化层连接到一块很大的poly解决方法：1.在下层金属上加一个TopMetal2.假设无法加跳线，则可以连接一个最小的N+/P-epi或P+/Nwell的二极管。D〕静电泄放〔ESD可能造成的影响：电压引起的破坏MOSFET的栅介质，导致栅和衬底短路。—结击穿：假设管脚连接着集中区，那么在栅氧化层击穿之前还可能发生雪崩击穿电流引起的破坏：—薄膜层发生裂开—极大的电流密度可使金属连线移动并穿过接触，使PN结短路一些失效器件被翻开封装后进展显微微观构造检测。对应以下观测到的现象请至少提出一种失效机制：⑴焊盘上的金属线熔化断开电迁徙失效机制，ESD⑵焊盘上掩盖了绿色淀积物天线效应，干法腐蚀⑶最小尺寸NMOS管的栅氧在一点处击穿，短路了栅氧和下面的氧化层。介质击穿，ESD请依据1um的设计规章，画出5/1的PMOS管〔包含背栅接触，请画出相应的N阱、多晶硅栅、源漏区、P+掺杂区、N+〔注每个方格1um,设计规章参考最终附录1，方格可以自己在作业纸上绘出〕〔上次作业上〕简要画出反相器的幅员和剖面图〔包含背栅接触。〔上次作业上〕请推断下面幅员的器件类型并估算器件尺寸。在幅员中无视了背栅接触，假设每方格为1um,折角当成0.6um。NMOS 43.4/1请推断下面幅员的器件类型并估算器件尺寸。在幅员中无视了背栅接触，假设每方格为1um,折角当成0.6um。NMOS 1/68.6以以下图是一个NMOS幅员，该NMOS2/125画出以下幅员的等效电路〔无视了背栅接触〕〔上次作业第10题〕6：2的匹配MOS管，试推断以下几种叉指构造的匹配性〔11〕以下几种叉指构造的手征值各是多少？(上次作业上12)假设AB6：2，请使用简洁混棒图画出晶体管的构造〔需要画出栅、源、漏及其连接关系〕请画出标准CMOS工艺中衬底PNP管的剖面图，并标注各个极。如以以下图所示的2：2的电阻幅员布局构造，试简洁分析下面三种布局构造的优缺点。某电路需要两个完全匹配的电阻可供承受的方案有以下几种，试分析每种布局构造的优缺点。请简洁画出阱电阻的幅员，并分析幅员中的接触孔下没有N+会有什么问题？假设某材料的方块电阻为100欧姆线宽3um,间距1um,无视接触孔等因素试估算使 用该材料绘制100K的电阻，需要占用的幅员面积。折成几段，估算面积100欧姆，拐角电阻按方块电阻阻值的一半计算，试估算下面电阻阻值。接触孔怎么算为以下每种状况设计一维共质心构造两个电阻，比例为4：5 b)两个电阻，比例为2：7c)3个电阻，比例为1：3：5 d)4个电阻，比例为1：2：4：83.908.85/aFumε=的