第4章 触发器触发器课件

在数字系统中，经常需要具有记忆能力的电路。触发器是一种最常用的具有记忆功能、能够存储数字信号的单元电路，常作为存储器的基本存储单元。本章导读：常用集成触发器的逻辑功能；不同类型触发器之间的转换；集成触发器的实际应用。学习重点：触发器特性方程、逻辑符号及输出波形分析；不同类型触发器之间的转换；集成触发器的逻辑功能及实际应用。第4章集成触发器电路组成和逻辑符号信号输入端，低电平有效。4.1基本RS触发器现态指触发器输入信号变化前的状态，用Qn表示。次态指触发器输入信号变化后的状态，用Qn+1表示。基本RS触发器的特点是电路简单，具有置0、置1和保持的功能，缺点是触发器受电平直接控制，使电路的抗干扰能力下降，使用的局限性大，而且输入信号R、S之间存在约束。一般作为各触发器的异步置位和复位端。下图是同步RS触发器的基本逻辑电路。R、S是信号输入端，CP为时钟脉冲输入端。4.2同步触发器4.2.1同步RS触发器CP＝0时，R=S=1，触发器保持原来状态不变。CP＝1时，工作情况与基本RS触发器相同。CP=1期间有效（约束条件）同步RS触发器的特征方程工作波形4.2.2同步D触发器同步D触发器的特征方程

主要特点：同步D触发器解决了同步RS触发器的约束问题，但缺点是存在着空翻现象。空翻是指在CP=1期间，如果输入信号发生多次变化，D触发器的状态也会发生相应的变化。工作波形维持阻塞D触发器的逻辑符号特征方程为（CP上升沿到达时刻有效）

4.3边沿触发器4.3.1维持阻塞D触发器波形图一、逻辑功能结论：

1.维持阻塞D触发器是用时钟脉冲CP的上升沿触发的，而在CP为其它值时，不管D端输入为0还是为1，触发器的状态不会改变。2.在一个时钟脉冲CP作用时间内，只有一个上升沿，电路状态只能改变一次。因此，它没有空翻现象。主要特点：CP边沿（上升沿或下降沿）触发。抗干扰能力极强。

74LS74芯片中有两个D触发器二、集成维持阻塞D触发器

边沿JK触发器的逻辑符号

边沿JK触发器的特征方程为

（CP下降沿到来有效）4.3.2边沿JK触发器波形图一、逻辑功能结论：1.边沿JK触发器是用时钟脉冲CP的下降沿触发，而在CP为其它值时，不管J、K端为何值，触发器的状态都不会改变。2.在一个时钟脉冲CP作用时间内，只有一个下降沿，电路只能改变一次状态。因此，电路没有空翻现象。主要特点：时钟脉冲边沿控制，抗干扰能力强，功能齐全，使用灵活方便。练习：按表进行功能测试。二、集成边沿JK触发器

T触发器的逻辑功能为：在CP时钟脉冲控制下，T=0时触发器的状态保持不变：T=1时触发器翻转，.4.3.3T触发器和T′触发器

T′触发器的逻辑功能为：每来一个CP脉冲，触发器的状态翻转一次，即：，具有计数的功能。

将D触发器转换成T触发器和T/触发器的接线图。4.4不同类型触发器间的相互转换4.4.1D触发器构成T触发器和T′触发器JK触发器转换成T触发器T/触发器的接线图。4.4.2JK触发器构成T触发器和T′触发器4.5触发器的应用4.5.1触发器的逻辑功能逻辑功能：置0、置1、保持。一、基本触发器练习：观察并记录Q、的输出结果。2.或非门组成基本RS触发器4.5触发器的应用4.5.1触发器的逻辑功能二、JK触发器下图是74LS76的引脚排列图。4.5.2触发器的应用电路一、分频电路由JK触发器组成的分频电路及其波形图。二、4人智力竞赛抢答器三、三态输出触发器及D锁存器1.锁存器功能及应用锁存器是一种能够存储二进制数1和0的逻辑电路。74LS75四D锁存器的引脚图。2.用74LS75组成数据锁存器ST=1，输入0001，0011，0111，观察数码管显示；ST=0，输入不同数据，观察输出变化。在不同ST值下，改变输入状态，观察数码管的显示，