低功耗设计技术

2023/1/311Outline西安邮电大学—电子工程学院

低功耗的研究背景低功耗的基本理论降低集成电路功耗的途径低功耗设计技术低功耗评估技术功耗和能量效率技术发展总结2023/1/312低功耗研究的背景西安邮电大学—电子工程学院随着工艺特征尺寸的缩小以及复杂度的提高，单位面积上的功耗密度急剧上升，已经达到封装、散热、以及底层设备所能支持的极限；散热问题、可靠性问题也要求IC的功耗越小越好；对现在流行的移动计算，系统的低功耗设计及其IC的低功耗设计，是其生存的关键；最后全球都在倡导绿色环保科技理念，保护环境，节约能源。为什么需要低功耗设计2023/1/313低功耗研究的背景西安邮电大学—电子工程学院Figure1.Powerdensitywithshrinkinggeometry.FredPollack功率密度40048008808080858086286386486Pentium®P611010010001000019701980199020002010PowerDensity(W/cm2)HotPlateNuclearReactorRocketNozzleSun’sSurfaceSource:Intel2023/1/314低功耗研究的背景西安邮电大学—电子工程学院Figure2.ICpowertrends:actualvs.specified.CourtesySi2LPC.SOCpowertrends2023/1/315低功耗研究的背景西安邮电大学—电子工程学院

随着设计复杂性的加深和IC性能的提高，单片集成封装的功耗呈逐年上升趋势，在高性能处理器中功耗问题尤其突出。尽管采用了各种制冷措施来维持系统的正常运行，但功耗转化的焦耳热将对电路性能产生很大影响。功耗的上升意味着电迁移率的增加，当芯片温度上升到一定程度时，电路将无法正常工作。这将直接影响到复杂系统的性能并进而损害整个系统的可靠性，尤其对那些生命周期长和可靠性要求高的电子产品，功耗的挑战已经十分严重。可靠性2023/1/316低功耗的基本理论西安邮电大学—电子工程学院DynamicPowerDissipationStaticPowerDissipation功耗组成TotalPowerDissipationPswitchingPshort-circuitPleak2023/1/317低功耗的基本理论西安邮电大学—电子工程学院Ptotal=Pswitching+Pshort-circuit+Pleakage=kCV2f+τkVIsc+VIleak其中：f是系统的频率；k是跳变因子，即整个电路的平均反转比例；C是门电路的总电容；V是供电电压；τ是电平信号从开始变化到稳定的时间。

总功耗2023/1/318西安邮电大学—电子工程学院动态功耗：当电路活动时消耗的功耗。开关功耗：对负载充/放电低功耗的基本理论0->1:一半的能量被上拉网络所消耗，一半的能量存储在CL上；

1->0:CL上存储的能量消耗掉。动态功耗2023/1/319低功耗的基本理论西安邮电大学—电子工程学院开关功耗Psw=kCLVdd2fCLKReduceSwitchingActivity:ConditionalclockConditionalprechargeSwitching-offinactiveblocksConditionalexecutionRunitslower:UseparallelismLesspipelinestagesUsedouble-edgeflip-flopTechnologyscaling:ThehighestwinThresholdsshouldscaleDynamicvoltagescalingReducetheactiveload:MinimizethecircuitsMoreefficientlayout2023/1/3110西安邮电大学—电子工程学院

短路功耗：晶体管翻转时，电源与地之间会存在瞬时短路所引起的功耗。短路功耗的存在，是因为电路的输入波形是非理想的，上升时间和下降时间不为零，如图所示：低功耗的基本理论短路功耗2023/1/3111低功耗的基本理论西安邮电大学—电子工程学院

静态功耗是由漏电流引起的。在纳米尺度的IC设计中，漏电流是一个关键问题。据统计，在90nm工艺下，IC漏电流功耗约占整个功耗的1/3，在65nm以后的工艺下，IC漏电流功耗已占总功耗的一半以上。静态功耗主要包括两部分：由亚阈值泄露电流引起的功耗；栅极泄露功耗。亚阈值漏电流可表示为：从公式可看出，亚阈区漏电流与阈值电压有密切关系。当阈值减小时，亚阈区漏电流会呈指数级快速增大。为了减少栅极泄露，需要研究高介电常数的新材料。（HKMG）静态功耗2023/1/3112低功耗的基本理论西安邮电大学—电子工程学院静态功耗2023/1/3113低功耗的基本理论西安邮电大学—电子工程学院静态功耗2023/1/3114低功耗的基本理论西安邮电大学—电子工程学院影响功耗的因素主要有电压、漏电流、工作频率、有效电容等。可以通过降低工作电压、减少翻转负载以及降低电路翻转率等来降低动态功耗；通过减少工作电压以及减少漏电流来降低静态功耗。功耗影响因素CMOS电路的功耗由三部分组成：(1)泄露电流(2)短路电流(3)负载的充放电电流其中：(1)属静态功耗，(2)

(3)属动态功耗。2023/1/3115西安邮电大学—电子工程学院降低集成电路功耗的途径途径（1）Ptotal=kCV2f+τkVIshort+VIleak1、降低电源电压但降低电压不是无限制的，必须考虑降低电压对电路速度的影响。

2023/1/3116西安邮电大学—电子工程学院降低集成电路功耗的途径途径（1）针对工艺的临界电压Ve：

Ve=1.1Ee*Leff

式中：Ee是引起载流子速度饱和的临界电场；Leff为晶体管沟道的有效长度。对于低功耗设计，Ve可以作为电源电压的上限，下限由噪声容限决定。2023/1/3117西安邮电大学—电子工程学院降低集成电路功耗的途径降低负载电容

器件栅电容和节点电容，它们和器件工艺有关；连线电容，随着工艺发展，连线电容已经超过器件电容。为了减小电容，改进电路结构，减少所需MOS管数目是减小负载电容、降低功耗的重要途径。

SOICMOS由于有隐埋SiO2隔离，寄生电容极小，使SOICMOS电路比体硅CMOS电路有更快的速度和更低的功耗。途径（2）2023/1/3118西安邮电大学—电子工程学院降低集成电路功耗的途径途径（2）2023/1/3119西安邮电大学—电子工程学院降低集成电路功耗的途径减少开关活动性

开关活动性与数据频率和开关活动率有关，节点的开关活动由两部分：一是静态部分，只依赖于电路拓补关系及输入信号的统计分布；二是动态部分，是考虑电路的时序行为。对于静态逻辑，N输入逻辑门在一周期内输出从0到1转换的几率：途径（3）式中：P0输出为0状态的概率；P1输出为1状态的概率；N0真值表中输出为0状态的数目。对于nMOS的动态逻辑电路，当求值期间输出通过nMOS放电后，在下次预充电期间会出现0到1的转换概率为2023/1/3120西安邮电大学—电子工程学院降低集成电路功耗的途径减小由泄漏电流引起的功耗深亚微米工艺中存在多种泄漏电流，其中影响最大的是亚阈值电流IST。增加可开关的源级电阻可有效抑制亚阈值电流。途径（4）2023/1/3121低功耗设计技术西安邮电大学—电子工程学院时钟关断（Clock-Gating）；多域值电压库（Multi-thresholdlibraries）；多电压（Multi-Voltage）；电源关断（PowerGatingorPowerShutoff）；带状态保持功能的电源关断（PowerGatingwithStateRetention）；动态电压频率缩放（DynamicVoltageandFrequencyScaling）；自适应电压频率缩放（AdaptiveVoltageandFrequencyScaling）；低电压待机（Low-VddStandby）等。常用技术2023/1/3122低功耗设计技术西安邮电大学—电子工程学院Figure11.Powerreductiontechniques.2023/1/3123低功耗设计技术西安邮电大学—电子工程学院SOC低功耗的设计是一项需要从顶层到底层各个阶段进行优化设计的工作，通常采用的设计方法是按不同的设计层次采用相应的功耗优化技术，包括：工艺级低功耗技术；电路级低功耗技术；逻辑（门）级低功耗技术；RTL级低功耗技术；体系结构级低功耗技术；算法级低功耗技术；系统级低功耗技术。设计层次2023/1/3124工艺级低功耗设计西安邮电大学—电子工程学院低功耗设计技术按比例缩小技术一方面，按比例缩小原来的集成度，降低器件电容，从而降低功耗。另一方面，系统集成使得芯片间的通行量降低，这也使功耗减少。封装技术多芯片封装芯片级的I/O功耗大约占整个功耗的1/4~1/2，因此，在多芯片系统中优先考虑的是减少I/O功耗。片间接口电容的大小为pF数量级，而多芯片封装电容仅仅为fF数量级。器件互联优化

版图设计中最简单的低功耗方法是对具有较高活动性的信号选择上层金属布线。上层金属与基板被一层较厚的二氧化硅隔开，由于布线的物理电容随着氧化层的厚度的增加而减小。合理的布局和布线对低功耗是很重要的。在低功耗布局和布线中，往往以活动性与电容的乘积为目标，活动性高的布线应尽可能短，基于布局布线的低功耗可以降低18%左右的功耗。2023/1/3125工艺级低功耗设计西安邮电大学—电子工程学院变阈值工艺（VTCMOS）:采用动态改变衬底偏置电压以改变阈值。

多阈值工艺（MTCMOS）:

在关键路径上采用阈值较低的器件，而在非关键路径上用高阈值器件。虽然会因此增大延迟，但由此换得漏电功耗的降低；低功耗设计技术2023/1/3126西安邮电大学—电子工程学院

电路级低功耗设计可以细化到每个晶体管尺寸的定制，每个器件的参数设定等操作。在电路级设计阶段，还可通过更改电路结构来降低功耗。

SoC中总线的数据线和地址线一般都比较多，比较长，每条线都需要驱动负载，通常占总功耗的15~20%，有的甚至70%以上。降低信号摆幅电荷再循环总线结构：把整个电势差分成几等分，利用总线各数据位电容上存储的电荷电势的变化来传输数据。在存储器设计中，为减少缓存漏电，可以采用数据保持门控接地、动态阈值SRAM等。低功耗设计技术电路级低功耗设计2023/1/3127逻辑级功耗优化技术西安邮电大学—电子工程学院

由于大的RAM比小的RAM耗电多，可以将整块的RAM分成小块可以降低存取功耗；另外，在不存取时，保持RAM片选无效，地址、数据为恒定值。采用时钟门控技术：时钟是惟一在所有时间都充放电的信号，而且很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性将对降低整个系统的功耗产生很大的影响。门控时钟包括门控逻辑模块时钟和门控寄存器时钟。门控逻辑模块时钟对时钟网络进行划分，如果在当前的时钟周期内，系统没有用到某些逻辑模块，则暂时切断这些模块的时钟信号，从而明显地降低开关功耗。然而，门控时钟易引起毛刺，必须对信号的时序加以严格限制，并对其进行仔细的时序验证。低功耗设计技术2023/1/3128西安邮电大学—电子工程学院用综合工具进行功耗优化时，通常采用的技术包括：插缓冲器，以降低信号的转换时间，最终降低功耗；相位分配；引脚互换；低功耗设计技术逻辑级功耗优化技术2023/1/3129西安邮电大学—电子工程学院逻辑重组，通过逻辑表达式的转换，使得高翻转率的节点影响的逻辑最小。设信号a的活动率较高，逻辑函数f=ab+ac+cd有两种等价形式f=ab+c(a+d)和f=a(b+c)+cd,其传输情况分别如图（a）、(b)所示。低功耗设计技术逻辑级功耗优化技术2023/1/3130西安邮电大学—电子工程学院Resizing，通过去除缓冲器，减少门的数量，以实现最低的功耗。低功耗设计技术逻辑级功耗优化技术此外，还可以通过工艺映射，将高翻转率的节点放入到单元内部，从而降低功耗。如图所示：2023/1/3131RTL级低功耗技术-时钟门控西安邮电大学—电子工程学院1、时钟门控将控制信号直接与时钟信号进行与操作基于锁存器的时钟门控方案低功耗设计技术该方法的原理是：latch在CLK为低时透明。这样，EN1信号上的毛刺仅出现在CLK的低电平处，EN1与CLK进行与操作，可以将这部分毛刺消除掉。这样，GCLK上就没有毛刺了。2023/1/3132RTL级低功耗技术-操作数隔离西安邮电大学—电子工程学院2、操作数隔离原理是：如果在某一段时间内，数据通路的输出是无用的，则将它的输入置成固定值，这样数据通路部分没有翻转，功耗就会降低。低功耗设计技术2023/1/3133RTL级低功耗技术-操作数隔离西安邮电大学—电子工程学院操作数隔离技术主要有两种结构，一是MUX结构，二是Latch结构。低功耗设计技术2023/1/3134RTL级低功耗技术-状态编码优化西安邮电大学—电子工程学院状态编码优化方法针对状态寄存器工作，目的在于通过减小两个相邻状态之间的加权平均距离来减小开关活动性（状态转换时不变的比特位数）。

基本的编码有二进制码、独热（onehot）码、格雷（Gray)码、二进制补码和总线反转码。选取编码的原则是：对于频繁切换的相邻状态，尽量采用相邻编码。例如,Gray码在任何两个连续的编码之间只有一位的数值不同，在设计计数器时使用Gray码取代二进制码，可显著降低功耗。低功耗设计技术2023/1/3135体系结构级低功耗技术西安邮电大学—电子工程学院

并行技术(parallel)：牺牲面积来降低功耗。将一个功能模块复制为n（n>=2）个相同的模块，这些模块并行计算后通过数据选择器选择输出。后者只需用1/n的频率即可实现同样性能，同时电压也可以降低，总体功耗明显下降。1.4降低功耗的技术措施2023/1/3136西安邮电大学—电子工程学院预计算技术：其原理是利用预计算的结果减少电路内部的跳变行为。

流水线技术(PIPELINE)：原理：在电路的组合逻辑中插入寄存器，缩短路径的长度，达到提高电路速度的目的。最早是用来增加处理器的主频，但对降低功耗也有很大好处。流水线把运算分成完成时间近似相等的n个步骤，第(i-1)级的运算结果作为第i级运算的输入，这样可以提高整个系统的吞吐量，从而可以降低电压以降低功耗。1.4降低功耗的技术措施需要在增加的面积与节省的功耗之间进行权衡。体系结构级低功耗技术2023/1/3137算法级低功耗技术西安邮电大学—电子工程学院SoC片内总线同板上总线的电容相比降低几个数量级，但在整个设计中仍占很大比重，所以为降低整体功耗就要降低其跳变几率。数据总线：Hamming距离是指相邻两个二进制数据之间对应位不相同的个数。如果Hamming距离超过一半，可采用反码传送。这种总线翻转译码技术可以极大降低跳变几率，特别适用于数据总线，这是因为数据总线上的数据通常没有相关性。总线翻转译码的代价是多一根传输线，用于标志数据是否翻转；同时，要考虑Hamming距离的判定电路以及接受端对所接收的数据进行翻转的电路所增加的面积。

地址总线：通常地址总线传输的数据有很强的连续性。在跳变连续的情况下，采用Gray编码技术可以降低约50%的跳变，不过需要Gray编码和二进制编码的相互转化，因而增加电路面积。总线编码技术低功耗设计技术2023/1/3138西安邮电大学—电子工程学院

电源缩放是降低功耗最直接的技术。在系统设计时，要尽量采用低电压。低电压可显著降低功耗，但降低供电电压会面临一些问题，因为如果阈值电压不变，噪声容限（noisemargin）将会减小，抗干扰能力减弱，信号传送准确性就会降低。为保持相当的噪声容限，阈值电压要随供电电压的减少而相应的减少。然而，当进入0.13微米工艺后，阈值电压的减少会导致静态功耗呈指数级增长。系统级低功耗技术-电源缩放低功耗设计技术1、电源缩放2023/1/3139西安邮电大学—电子工程学院VoltageScalingApproaches•StaticVoltageScaling(SVS):differentblocksorsubsystemsaregivendifferent,fixedsupplyvoltages.•Multi-levelVoltageScaling(MVS):anextensionofthestaticvoltagescalingcasewhereablockorsubsystemisswitchedbetweentwoormorevoltagelevels.Onlyafew,fixed,discretelevelsaresupportedfordifferentoperatingmodes.•DynamicVoltageandFrequencyScaling(DVFS):anextensionofMVSwherealargernumberofvoltagelevelsaredynamicallyswitchedbetweentofollowchangingworkloads.•AdaptiveVoltageScaling(AVS):anextensionofDVFSwhereacontrolloopisusedtoadjustthevoltage.低功耗设计技术系统级低功耗技术-电源缩放2023/1/3140西安邮电大学—电子工程学院电源缩放技术中涉及到一些特殊的器件单元，主要包括：LevelShifter：用于在不同的电压域间传递信号。IsolationCell：实现对不定态的隔离。RetentionRegister：在不工作模式下，将寄存器的状态保存起来。低功耗设计技术系统级低功耗技术-电源缩放2023/1/3141西安邮电大学—电子工程学院LevelShifter：根据信号电平由高到低和由低到高的转换，可以分为两类。HightoLowLevelShifterLowtoHighLevelShifter低功耗设计技术系统级低功耗技术-电源缩放2023/1/3142西安邮电大学—电子工程学院IsolationCell：根据钳位值不同分为与型和或型结构，其结构如图所示。低功耗设计技术系统级低功耗技术-电源缩放BasicIsolationCell2023/1/3143西安邮电大学—电子工程学院RetentionRegister低功耗设计技术系统级低功耗技术-电源缩放2023/1/3144系统级低功耗技术-门控电源西安邮电大学—电子工程学院低功耗设计技术2、门控电源

芯片中某些模块在不工作时，可以关断其电源，在需要工作时，再将其电源导通，它可以使电源关断区域的漏电流降至接近零，极大的减小芯片的静态功耗。现在电源关断的技术主要有：片外关断：在芯片外部通过切断电源来关断芯片内部的某些模块。片内关断：又分为精细关断和粗糙关断，精细关断需要特别库的支持，可以实现每个标准单元的精细关断；而粗糙关断只需要一些门控单元就可以实现对某些模块的电源或地的控制，如图所示，用pmos来控制电源，用nmos来控制地。2023/1/3145系统级低功耗技术-门控电源西安邮电大学—电子工程学院低功耗设计技术门控电源原理图2023/1/3146系统级低功耗技术-门控电源西安邮电大学—电子工程学院有门控电源无门控电源低功耗设计技术2023/1/3147西安邮电大学—电子工程学院带有电源门控的SOC系统的模块框图：系统级低功耗技术-门控电源低功耗设计技术2023/1/3148西安邮电大学—电子工程学院TheChallengesofPowerGating•Designofthepowerswitchingfabric•Designofthepowergatingcontroller•Selectionanduseofretentionregistersandisolationcells•Minimizingtheimpactofpowergatingontimingandarea•Thefunctionalcontrolofclocksandresets•Interfaceisolation•Developingthecorrectconstraintsforimplementationandanalysis•Performingstate-dependentverificationforeachsupportedpowerstate•Performingpowerstatetransitionverificationtoensurealllegalstateentryandexitarcsaresimulatedandverified•Developingastrategyformanufacturingandproductiontest系统级低功耗技术-门控电源低功耗设计技术2023/1/3149西安邮电大学—电子工程学院PowerGatingontheAMDMobileGPUDesign系统级低功耗技术-门控电源低功耗设计技术2023/1/3150西安邮电大学—电子工程学院根据应用的要求，可以将系统设置为不同的工作模式。在不同的工作模式下，可选用不同频率的时钟，并且可以将一些不需要的模块的时钟关掉。例如，可将一个系统的时钟分为四种模式：Normal、Slow、Idle、Sleep。不同模式下，时钟的分配不同。时钟分配方案可以通过软件进行控制，也可以由内部状态机来控制。该方案的实现要比多电压方案要容易许多，因此在设计中应用较为普遍。系统级低功耗技术-系统级时钟分配低功耗设计技术3、系统级时钟分配2023/1/3151西安邮电大学—电子工程学院

由于异步电路的工作模式是“事件驱动”，电路只在需要时工作，因此消除了速度浪费，由于不需同步，没有全局时钟，因此也消除了全局时钟树功耗。

系统级低功耗技术-异步电路低功耗设计技术4、异步电路2023/1/3152西安邮电大学—电子工程学院系统级低功耗技术-动态功耗管理1.4降低功耗的技术措施5、动态功耗管理动态功耗管理技术（DynamicPowerManagement，DPM）是一种低功耗设计方法学，它通过配置系统参数，使用最少的激活部件来满足应用的需求。功耗管理器是核心，包括监测器和控制器，监测器负责检测系统的负载信息和工作状态，反馈给控制器，由其根据功耗管理策略控制系统的工作状态由于系统状态转换本身也有时间和功耗开销，因此需要功耗管理算法进行有效决策。现有的功耗管理算法分两类：启发式算法此类算法根据工作负载的历史信息，预测未来空闲周期。如果时间足够长，带来的功耗降低足以抵消功耗转换开销，则进入休眠状态统计类算法此类算法以排队论为基础，用各种复杂的概率模型来描述系统请求的时间间隔、服务时间等。决策执行的方式，可以分为基于离散时间和事件驱动2023/1/3153西安邮电大学—电子工程学院UPF的设计实现流程低功耗设计技术有了这样一个统一的UPF文件，逻辑综合、物理实现、仿真验证、等效性检查以及最后的signoff流程就可以按照UPF中对低功耗设计意图的描述来完成整个IC设计实现验证流程。贯穿于整个流程的低功耗意图来源于同一个文件，这种一致性可以大大降低低功耗设计的风险性。2023/1/3154西安邮电大学—电子工程学院Synopsys基于UPF的低功耗设计流程低功耗设计技术2023/1/3155低功耗评估技术西安邮电大学—电子工程学院

只有掌握准确估计功耗的手段，才能确保芯片功耗符合设计的要求。低功耗设计需要EDA流程中各个层次的协同设计，功耗的评估也需要在各个层次的设计过程中进行。通常，设计越靠近顶层抽象层次越高，对功耗的影响越大，但对功耗的估计越不精确；相反，越靠近底层对功耗的估计越准确而功耗的设计空间越小。2023/1/3156低功耗评估技术西安邮电大学—电子工程学院功耗估计的两种常用方法精度高、速度慢精度低、速度快2023/1/3157低功耗评估技术西安邮电大学—电子工程学院在片上多核处理器的设计中，由于处理器各个层次的设计都受到功耗因素的制约，不同构件间又存在相互影响，能在设计早期就对功耗进行完整和准确的测量，并对不同的设计方案做出评价，具有非常重要的意义。在针对单核处理器方面，应用较为广泛的结构级功耗模拟器包括Wattch、SimplePower和PowerTimer等，这些模拟器的基本做法是按照功能把处理器分成不同的模块，再使用结构级建模方法对每个模块赋予相应的功耗代价，并采用性能模拟器驱动方式，在该模块被访问时，计算出相应的功耗。Orion是针对片上网络功耗估计的高层模拟器，可以对片上互连部件如路由器（Router）等进行功耗建模的。2023/1/3158低功耗评估技术西安邮电大学—电子工程学院功耗估计流程2023/1/3159低功耗评估技术西安邮电大学—电子工程学院文献[21]提出一种基于物理反馈的结构级功耗评估方法和平台。2023/1/3160功耗和能量效率西安邮电大学—电子工程学院文献[6]:AnIntegratedGPUPowerandPerformanceModelProposeanintegratedpowerandperformance(IPP)predictionmodelforaGPUarchitecturetopredicttheoptimalnumberofactiveprocessorsforagivenapplication.Thebasicintuitionisthatwhenanapplicationreachesthepeakmemorybandwidth,usingmorecoresdoesnotresultinperformanceimprovement.2023/1/3161功耗和能量效率西安邮电大学—电子工程学院Many-coreprocessor文献[16-19]，利用Amdahllaw对多核处理器中的功耗效率和能量效率问题进行了研究。2023/1/3162功耗和能量效率西安邮电大学—电子工程学院Many-coreprocessor2023/1/3163功耗和能量效率西安邮电大学—电子工程学院Many-coreprocessor2023/1/3164功耗和能量效率西安邮电大学—电子工程学院Many-coreprocessor2023/1/3165功耗和能量效率西安邮电大学—电子工程学院Many-coreprocessor2023/1/3166功耗和能量效率西安邮电大学—电子工程学院Many-coreprocessor2023/1/3167功耗和能量效率西安邮电大学—电子工程学院Toachievethebestpossibleenergyefficiency,P+c*.Analyticalmodelsalsoshowthatbyknowingtheamountofparallelismavailableinanapplicationpriortoexecution,wecanfindtheoptimalnumberofactivecoresformaximizingperformanceforagivencoolingcapacityandenergyinasystem.Tofurtheroptimallycontrolthenumberofactivecoresadaptively,futuremany-coreruntimemustbecapableofdynamicper-corepowerprofilingandhaveafeedbackmechanismtomanagethreaddispatch.Many-coreprocessor2023/1/3168技术发展西安邮电大学—电子工程学院

GTX680将性能功耗比的地位突出到了一个前所未有的高度。在提供强劲性能的同时尽一切可能控制芯片的功耗和发热，成了NVIDIA在Kepler构架中最首要的任务。在GTX680芯片中，NVIDIA启用了TSMC全新的28nmHKMG（高介电金属栅极）工艺进行生产，工艺进步所带来了更小的节点尺寸以及与之对应的更低的亚阈/阈值电压，不仅更好的控制了芯片的整体发热和功耗，更可让芯片面积得以大幅缩小。

GTX680中引入的最具颠覆性的特性，来自GPUBoost技术带来的动态频率管理机制，其设计TDP（ThermalDesignPower）仅为195W，搭配双6pin供电接口即可满足超过1G的高频满载运行的需求。以294mm2对365mm2的核心面积优势，35.4亿对43亿晶体管优势，X3300对X2800的3D11跑分优势，以及10%的游戏性能优势，和195W对210W的功耗优势击败了AMDRadeonHD7970NvidiaGPUBoost2023/1/3169技术发展西安邮电大学—电子工程学院

GPUBoost技术的核心内容，在于通过遍布全卡的数十个传感器实时收集数据，并根据这些数据及时掌握整卡的即时功耗状况，接下来根据当前功耗与设计TDP之前的差距，动态的调节GPU的运行频率，使其能够运行在更高的频率之上，以达到随时随地自动获取最大性能的目的。利用功耗空间动态调节频率来解决GPU内部单元复用率不足的矛盾，同时还可以反向的利用限定性能上限的方式来换取更好的功耗发热表现。NvidiaGPUBoost2023/1/3170技术发展西安邮电大学—电子工程学院/show/5699/nvidia-geforce-gtx-680-review/4NVIDIAGeForceGTX680Review:RetakingThePerformanceCrownNvidiaGPUBoost2023/1/3171技术发展西安邮电大学—电子工程学院

GPUBoost的设计思路与CPU领域的TurboBoost、TurboCore等技术有些类似，但又不尽相同。CPU领域的这种技术主要被应用在多核心CPU上，所实现的效果简单来说就是当应用软件无法利用多线程运算时，CPU将能够自动让“多余”的核心处于接近关闭状态，并提高“可利用”核心的频率，借此达到加速的目的。规则是以CPU的TDP为“参照值”，“关”核心能够带来TDP的下降，而提升“可利用”核心频率则会带来TDP的上升，但最终无论怎样调整工作的核心数量及提升频率，最终都不会超过CPU的TDP。

GPUBoost也有一个“参照值”，即GPU的功耗。不过GPUBoost并不能关闭用不上的“核心”，它的主要功用是将剩余的功耗空间转换为GPU的频率，以此达到增加GPU性能的目的。这也就是为什么NVIDIA会为GTX680提供两个频率的原因，基础频率是GPU核心的默认频率，而提升频率则是Boost后的频率。NvidiaGPUBoost2023/1/3172技术发展西安邮电大学—电子工程学院简单来说，就是目前的大部分游戏均不能让GPU达到100%负载状态，所以GPU的实际运行功耗距离TDP还有一定的距离。而GPUBoost则是通过提升GPU频率的形式来填补功耗空间，由此在保证功耗水平不超TDP的情况下增强GPU性能。这也就是GTX680所谓提升频率的由来。并且Boost频率将并不只限于将低功耗状态下的GPU频率提升至基础频率上，如果功耗状况允许的话，它还能将GPU提升到超过基础频率的频率下。GPUBoost实现的方法是NVIDIA在显卡PCB上加入了特殊的监测装置，可通过监测GPU功耗、负载及温度等信息配合硬件设定实时调整频率。NvidiaGPUBoost2023/1/3173技术发展西安邮电大学—电子工程学院

英特尔TurboBoost的主旨在于——在不超过总TDP的前提下，尽量挖掘CPU的性能潜力。在英特尔Nehalem、Lynnfield架构的处理器中，每个处理核心都带有自己的PLL同步逻辑单元，每个核心的时钟频率都是独立的，而且每个处理核心都是有自己单独的核心电压，这样的好处是在深度睡眠的时候，个别的处理核心几乎可以完全被关闭。而在之前的多核心处理器中，所有的处理核心都具备相同的核心电压，也就是说着活跃的处理核心与不活跃的处理核心都要消耗相同的功耗。英特尔Nehalem架构处理器中的PCU(PowerControlUnit)单元可以监控操作系统的性能，并且向其发出命令请求。因此它可以非常智能的决定系统的运行状态，是在高性能模式，还是在节电模式。

TurboBoost2023/1/3174技术发展西安邮电大学—电子工程学院

当应用负载提高时，系统可以在TDP的允许范围内对核心主频进行超频：如果4个CPU内核中有一个或两个核心检测到负荷不高，那么其功耗将会被切断，也就是将相关核心的工作电压设置为0，而节省下来的电力就会被处理器中的PCU用来提升高负荷内核的电压，从而提升核心频率最终提升性能。当然不仅限于这一种状态，也可以是关闭一个核心或者是关闭三个核心。英特尔TurboBoostTurboBoost2023/1/3175技术发展西安邮电大学—电子工程学院文献[14-15]:Thereasonablepowerenvelopeforfuturesupercomputershasbeenprojectedtobe20MW.Thesupercomputingcommunityisnowaimingtodesignexascale(1018operations/second)systems.Tobuildsuchasystemwithin20MWrequiresanenergyefficiencyofapproximately20picojoules(pJ)perfloatingpointoperation.Futureserversandmobiledeviceswillrequiresimilarefficiencies.AlatestKeplerGPUGTX680yieldsapproximately61pJperfloating-pointoperationderivedfrom195WfortheGPUchipand3090Gflops.future2023/1/3176总结西安邮电大学—电子工程学院

功耗是IC设计长期面临的问题，分析当前的研究状况，未来的低功耗IC设计研究有如下发展趋势：

首先，系统级的低功耗设计研究。抽象层次越高，采用低功耗技术功耗可降低的比例越大。

其次，面向功耗的软硬件协同设计。面向功耗的软硬件协同设计可以获得功耗优化的系统架构，再配合有效的功耗管理，可以大大降低最终的功耗。

再次，异步电路的研究。同步电路的时钟功耗在整个系统的功耗中占了相当大的比例。异步逻辑无需全局时钟，而是采用握手信号协调模块问的工作，减少了时钟驱动和同步电路中很多不必要的翻转，从而有效地降低了功耗。然而，异步电路实现困难，缺乏EDA软件的支持，缺少好的测试方法，因而还有待于进一步的研究。2023/1/3177Reference西安邮电大学—电子工程学院[1]Mudge,T.Power:afirst-classarchitecturaldesignconstraint.Computer,Volume:34,Issue:4,April2001Pages:52–58[2]/workshop/ws012.ppt[3]DakeLiu;Svensson,C.PowerconsumptionestimationinCMOSVLSIchips.Solid-StateCircuits,IEEEJournalof,Volume:29,Issue:6,June1994Pages:663–670[4]Rjoub,A.;Koufopavlou,O.;Nikolaidis,S.Low-power/low-swingdominoCMOSlogic.CircuitsandSystems,1998.ISCAS'98.Proceedingsofthe1998IEEEInternationalSymposiumon,Volume:2,31May-3June1998Pages:13-16vol.2[5]Yamauchi,H.;Akamatsu,H.;Fujita,T.Anasymptoticallyzeropowercharge-recyclingbusarchitectureforbattery-operatedultrahighdatarateULSI's.Solid-StateCircuits,IEEEJournalof,Volume:30,Issue:4,April1995Pages:423–431[6]S.HongandH.Kim.AnIntegratedGPUPowerandPerformanceModel.InInternationalSymposiumonC