可编程逻辑器件设计方法

可编程逻辑器件设计方法第一页，共五十二页，2022年，8月28日2.1可编程逻辑器件基础

可编程逻辑器件概述可编程逻辑器件（ProgrammableLogicDevice，PLD）起源于20世纪70年代，是在专用集成电路（ASIC）的基础上发展起来的一种新型逻辑器件，是当今数字系统设计的主要硬件平台.

其主要特点:

1、由用户通过软件进行配置和编程，从而完成某种特定的功能，且可以反复擦写；

2、在修改和升级PLD时，不需额外地改变PCB电路板，只是在计算机上修改和更新程序，使硬件设工作成为软件开发工作，缩短了系统设计的周期，提高了实现的灵活性并降低了成本.

第二页，共五十二页，2022年，8月28日

可编程逻辑器件PLD包含两个基本部分：逻辑阵列。逻辑阵列是设计人员可以编程的部分。输出单元或宏单元。设计人员可以通过宏单元改变PLD的输出结构。输入信号通过“与”矩阵，产生输入信号的乘积项组合，然后通过“或”矩阵相加，再经过输出单元或宏单元输出。

第三页，共五十二页，2022年，8月28日以“与/或”阵列为基础的PLD器件包括4种基本类型：１、编程只读存储器（ProgrammableReadOnlyMemory，PROM）；２、现场可编程逻辑阵列（FieldProgrammableLogicArray，FPLA）；３、可编程阵列逻辑（ProgrammableArrayLogic，PAL）；４、通用阵列逻辑（GenericArrayLogic，GAL）；第四页，共五十二页，2022年，8月28日

-PLD产品分类可编程逻辑器件按照颗粒度可以分为3类：小颗粒度（“门海（seaofgates）”架构）中等颗粒度（如：FPGA）大颗粒度（如：CPLD）

第五页，共五十二页，2022年，8月28日-PLD产品分类

按编程工艺可以分为四类：熔丝（Fuse）和反熔丝（Antifuse）编程器件，可擦除的可编程只读存储器（UEPROM）编程器件电信号可擦除的可编程只读存储器（EEPROM）编程器件（如：CPLD）

SRAM编程器件（如：FPGA）。

前3类为非易失性器件，编程后，配置数据保留在器件上；第4类为易失性器件，掉电后配置数据会丢失，因此在每次上电后需要重新进行数据配置。第六页，共五十二页，2022年，8月28日可编程逻辑器件的发展历史可编程逻辑器件的发展可以划分为4个阶段：20世纪70年代初到70年代中为第1阶段，20世纪70年代中到80年代中为第2阶段，20世纪80年代到90年代末为第3阶段，20世纪90年代末到目前为第4阶段。第七页，共五十二页，2022年，8月28日

1、第1阶段的可编程器件只有3种：简单的可编程只读存储器（PROM）紫外线可擦除只读存储器（EPROM）电可擦只读存储器（EEPROM）

缺点：结构的限制，它们只能完成简单的数字逻辑功能。

2、第2阶段正式被称为PLD：可编程阵列逻辑（PAL）器件通用阵列逻辑（GAL）器件典型的PLD：由“与”、“非”阵列组成，用“与或”表达式来实现任意组合逻辑，所以PLD能以乘积和形式完成大量的逻辑组合。第八页，共五十二页，2022年，8月28日

3、第3阶段Xilinx和Altera分别推出了与标准门阵列类似的FPGA

类似于PAL结构的扩展性CPLD

优点：提高了逻辑运算的速度，具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点，兼容了PLD和通用门阵列的优点，能够实现超大规模的电路，编程方式也很灵活，成为产品原型设计和中小规模（一般小于10000）产品生产的首选。第九页，共五十二页，2022年，8月28日

4、第4阶段出现了SOPC和SOC技术，特点：是PLD和ASIC技术融合的结果，涵盖了实时化数字信号处理技术、高速数据收发器、复杂计算以及嵌入式系统设计技术的全部内容。

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Xilinx和Altera也推出了相应SOPC产品，制造工艺达到65nm/40nm，系统门数也超过百万门。并且，这一阶段的逻辑器件内嵌了硬核高速乘法器、Gbits差分串行接口、时钟频率高达500MHz的PowerPC微处理器、软核MicroBlaze、Picoblaze、Nios以及NiosII，不仅实现了软件需求和硬件设计的完美结合，还实现了高速与灵活性的完美结合，使其已超越了ASIC器件的性能和规模，也超越了传统意义上FPGA的概念，使PLD的应用范围从单片扩展到系统级。第十一页，共五十二页，2022年，8月28日2.2PLD芯片制造工艺

1、熔丝连接技术

最早的允许对器件进行编程的技术是熔丝连接技术。在这种技术的器件中，所有逻辑的连接都是靠熔丝连接的。熔丝器件是一次可编程的，一旦编程，永久不能改变。ab逻辑1&ab逻辑1&图2.1熔丝未编程的结构图2.2熔丝未编程的结构第十二页，共五十二页，2022年，8月28日

2、反熔丝连接技术未编程时，成高阻状态。编程结束后，形成连接。反熔丝器件是一次可编程的，一旦编程，永久不能改变。ab逻辑1&ab逻辑1&图2.3熔丝未编程的结构图2.4熔丝编程后的结构第十三页，共五十二页，2022年，8月28日

3、SRAM技术基于静态存储器SRAM的可编程器件，值被保存在SRAM中时，只要系统正常供电信息就不会丢失，否则信息将丢失。SRAM存储数据需要消耗大量的硅面积，且断电后数据丢失。但是这种器件可以反复的编程和修改。第十四页，共五十二页，2022年，8月28日

4、掩膜技术

ROM是非易失性的，系统断电后，信息被保留在存储单元中。掩膜器件可以读出，但是不能写入信息。ROM单元保存了行和列数据，形成一个阵列，每一列有负载电阻使其保持逻辑1，每个行列的交叉有一个关联晶体管和一个掩膜连接。这种技术代价比较高，基本上很少使用。第十五页，共五十二页，2022年，8月28日

5、PROM技术

PROM是非易失性的，系统断电后，信息被保留在存储单元中。PROM器件可以编程一次，以后只能读数据而不能写入新的数据。PROM单元保存了行和列数据，形成一个阵列，每一列有负载电阻使其保持逻辑1，每个行列的交叉有一个关联晶体管和一个掩膜连接。如果可以多次编程就成为EPROM，EEPROM技术。第十六页，共五十二页，2022年，8月28日

6、FLASH技术

FLASH技术的芯片的檫除的速度比PROM技术要快的多。FLASH技术可采用多种结构，与EPROM单元类似的具有一个浮置栅晶体管单元和EEPROM器件的薄氧化层特性。第十七页，共五十二页，2022年，8月28日2.3PLD芯片内部结构

结构与原理

CPLD由完全可编程的与/或阵列以及宏单元库构成。与/或阵列是可重新编程的，可以实现多种逻辑功能。宏单元则是可实现组合或时序逻辑的功能模块，同时还提供了真值或补码输出和以不同的路径反馈等额外的灵活性。下面给出了CPLD的内部结构图。第十八页，共五十二页，2022年，8月28日第十九页，共五十二页，2022年，8月28日

CPLD主要由可编程I/O单元、基本逻辑单元、布线池和其他辅助功能模块构成。

1、可编程I/O单元

作用与FPGA的基本I/O口相同，但是CPLD应用范围局限性较大，I/O的性能和复杂度与FPGA相比有一定的差距，支撑的I/O标准较少，频率也较低。

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2.基本逻辑单元

CPLD中基本逻辑单元是宏单元。所谓宏单元就是由一些与、或阵列加上触发器构成的，其中“与或”阵列完成组合逻辑功能，触发器用以完成时序逻辑。与CPLD基本逻辑单元相关的另外一个重要概念是乘积\项。所谓乘积项就是宏单元中与阵列的输出，其数量标志了CPLD容量。

第二十一页，共五十二页，2022年，8月28日乘积项阵列实际上就是一个“与或”阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑，在“与”阵列后一般还有一个“或”阵列，用以完成最小逻辑表达式中的“或”关系。第二十二页，共五十二页，2022年，8月28日

3.布线池、布线矩阵

CPLD中的布线资源比FPGA的要简单的多，布线资源也相对有限，一般采用集中式布线池结构。所谓布线池其本质就是一个开关矩阵，通过打结点可以完成不同宏单元的输入与输出项之间的连接。

由于CPLD器件内部互连资源比较缺乏，所以在某些情况下器件布线时会遇到一定的困难。第二十三页，共五十二页，2022年，8月28日由于CPLD的布线池结构固定，所以CPLD的输入管脚到输出管脚的标准延时固定，被称为PintoPin延时，用Tpd表示，Tpd延时反映了CPLD器件可以实现的最高频率，也就清晰地表明了CPLD器件的速度等级。

4.其他辅助功能模块

如JTAG编程模块，一些全局时钟、全局使能、全局复位/置位单元等。第二十四页，共五十二页，2022年，8月28日2.3.2FPGA芯片的内部结构

目前主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。如图1所示（注：图1只是一个示意图，实际上每一个系列的FPGA都有其相应的内部结构）．

FPGA芯片主要由6部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。第二十五页，共五十二页，2022年，8月28日-Xilinx的VirtexII内部结构第二十六页，共五十二页，2022年，8月28日-可编程输入输出单元（IOB）可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。

FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。第二十七页，共五十二页，2022年，8月28日-典型的IOB内部结构示意图第二十八页，共五十二页，2022年，8月28日-可编程输入输出单元（IOB）外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA内部。当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（HoldTime）的要求可以降低，通常默认为0。

为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。第二十九页，共五十二页，2022年，8月28日

-可配置逻辑块（CLB）

CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同。每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。开关矩阵高度灵活可以配置。在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成，如下页图所示。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。第三十页，共五十二页，2022年，8月28日-可配置逻辑块（CLB）典型的CLB结构示意图第三十一页，共五十二页，2022年，8月28日-可配置逻辑块（CLB）

Slice是Xilinx公司定义的基本逻辑单位，其内部结构如下页图所示，一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括一个异或门（XORG）和一个专用与门（MULTAND），一个异或门可以使一个Slice实现2bit全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器（MUXC）组成，用于实现快速的算术加减法操作；

4输入函数发生器用于实现4输入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或64比特移位寄存器）；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度。第三十二页，共五十二页，2022年，8月28日－典型的4输入Slice结构示意图第三十三页，共五十二页，2022年，8月28日－数字时钟管理模块ＤＣＭ

业内大多数FPGA均提供数字时钟管理（Xilinx的全部FPGA均具有这种特性）。

Xilinx推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。

第三十四页，共五十二页，2022年，8月28日－数字时钟管理模块ＤＣＭ第三十五页，共五十二页，2022年，8月28日－嵌入式块ＲＡＭ（BRAM）

大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及FIFO等常用存储结构。

RAM、FIFO是比较普及的概念，在此就不冗述。

CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。

除了块RAM，还可以将FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用中，芯片内部块RAM的数量也是选择芯片的一个重要因素。第三十六页，共五十二页，2022年，8月28日－嵌入式块ＲＡＭ

单片块RAM的容量为18k比特，即位宽为18比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量（位宽深度）不能大于18k比特；其次，位宽最大不能超过36比特。当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而不再受上面两条原则约束。

第三十七页，共五十二页，2022年，8月28日－嵌入式单端口块ＲＡＭ第三十八页，共五十二页，2022年，8月28日－嵌入式双端口块ＲＡＭ第三十九页，共五十二页，2022年，8月28日－丰富的布线资源

布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为４类不同的类别。

第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；

第二类是长线资源，用以完成芯片Bank间的高速信号和第二全局时钟信号的布线；

第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；

第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。第四十页，共五十二页，2022年，8月28日－丰富的布线资源第四十一页，共五十二页，2022年，8月28日－底层内嵌功能单元

内嵌功能模块主要指DLL（DelayLockedLoop）、PLL（PhaseLockedLoop）、DSP和CPU等软处理核（SoftCore）。现在越来越丰富的内嵌功能单元，使得单片FPGA成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。

DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。

Xilinx公司生产的芯片上集成了DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。PLL和DLL可以通过IP核生成的工具方便地进行管理和配置。第四十二页，共五十二页，2022年，8月28日－内嵌专用硬核

内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核（HardCore），等效于ASIC电路。为了提高FPGA性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高FPGA的乘法速度，主流的FPGA中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA内部都集成了串并收发器（SERDES），可以达到数十Gbps的收发速度。第四十三页，共五十二页，2022年，8月28日2.3.3CPLD和FPGA的比较

FPGA和CPLD都是可编程逻辑器件,有很多共同特点,但由于ＣＰＬＤ和FPGA结构上的差异,具有各自的特点：

1、CPLD更适合完成各种算法和组合逻辑,FPGA更适合于完成时序逻辑。换句话说,ＦＰＧＡ更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。

2、CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。第四十四页，共五十二页，2022年，8月28日－CPLD和FPGA的比较

3、在编程上FPGA比CPLD具有更大的灵活性。CPLD通、过修改具有固定内连电路的逻辑功能来编程,FPGA主要通过改变内部连线的布线来编程;FPGA可在逻辑门下编程,而CPLD是在逻辑块下编程。

4、FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。第四十五页，共五十二页，2022年，8月28日－CPLD和FPGA的比较

5、CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASＨ技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。

6、CPLD的速度比FPGA快,并且具有较大的时间可预测性。这是由于FPGA是门级编程,并且CLB之间采用分布式互联,而CPLD是逻辑块级编程,并且其逻辑块之间的互联是集总式的。第四十六页，共五十二页，2022年，8月28日－CPLD和FPGA的比较

7、在编程方式上,CPLD主要是基于E2PROM或FLASH存储器编程,编程次数可达1万次,优点是系统断电时编程信息也不丢失。CPLD又可分为在编程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程,编程信息在系统断电时丢失,每次上电时,需从器件外部将编程。数据重新写入SRAM中。其优点是可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。

8、CPLD保密性好,FPGA保